JPS6384149A - 半導体メモリの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリの製造力ａ；に係り、特に、高集
積化が可能なダイナミック型ＭＯ３ランダムアクセスメ
モリ（以下、ダイナミックＭＯ８ＲＡＭと記載する。）
を製造するのに好適な半導体メモリの製造方法に関する
。

〔従来の技術〕

従来のダイナミックＭＯ３ＲＡＭでは、メモリセルの面
積を低減するために、半導体基板の表面領域に深孔を形
成して、その中に電荷？９積容量を形成して大きなメモ
リ蓄積容量を得る構造が提案されている。（アイ・イー
・イー・イー　トランザクションズ　オン　デヴアイス
イズ（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌ
ｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ）　　イー１デイー（Ｅ
Ｄ）　−３１、ナンバー６、第７４６〜７５３頁、１９
８４年） ここに示される構造のメモリセルでは、蓄積電荷にアル
ファ線等が混入してメモリ情報が失われやすい、あるい
は微細加工が難しい等の問題点があり、これらを解決す
るために、特願昭６０−１４４７５４号の発明が提案さ
れている。この構造を第２図（ａ）、（ｂ）を用いて説
明する。

第２図（ａ）は、このダイナミックＭＯ３ＲＡＭの概ｔ
ｌ１８断面図、第２図（ｂ）は、第２図（ａ）の半導体
メモリの平面レイアウト図である。

第２図（ａ）において、１６はＰ型シリコン基板。

４は素子分離領域、６はゲート電極（ワード線）。

３はｎ型不純物ドープ（ソース、ドレイン）領域。

８はシリコン基板１６０表面領域に形成された深孔、９
は深孔８の表面に形成された第１の薄い絶縁膜、１１．
１３は深孔８内に形成された容量電極（ゲート電極）、
１２は容量電極１１．１３の間に形成された容量絶縁ｌ
！！（第２の薄い絶縁膜）である。第２図（ｂ）におい
て、１５はアルミニウム等の金属から成るデータ腺、１
７は電極孔である。

すなわち、このダイナミックＭＯ３ＲＡＭの製造におい
ては、第１層目導電層によってワード線となるゲート電
極６を形成し、次いで、シリコン基板１６の表面領域に
深孔８を形成した後、深孔８内に、絶縁膜９、第２層目
導電層で形成された容量型ＶｉＡ１１、容量絶縁！ｌ１
１２および第３層目導電層で形成された容量電極１３を
埋め込んで蓄積容量を形成する。つまり、本メモリセル
では、′￥ｆ積電荷は、シリコン基板１６の中にではな
く、多結晶シリコンから成る容量電極１１に蓄えられる
構造となっている。

しかし、このメモリセル構造を実現するための製造方法
に関する記述は充分開示されておらず。

特に、深孔８の形成の前後の工程について不明確であり
、上記構造を実現するにはいくつかの問題点があった。

〔発明が解決しようとする問題点〕

以下、第２図（ａ）、（ｂ）に示した従来の半導体メモ
リ構造およびその製造方法の問題点について説明する。

まず、■第１層目導電層のゲート電極６で形成されたワ
ード線間のシリコン基板１６に深孔８を配置した構成と
なり（第２図（ｂ）参照。）、さらに、第２層目４？ｌ
！層の容量’ｌ”！極１１とシリコン基板１６のｎ型不
純物ドープ領域３とが直接液する領域が深孔８の上部に
形成されるため、ワード線６の間隔が広くなり、メモリ
セルの微訓化が妨げられる。また、この容量電極１１と
ｎ型不純物ドープ領域３とを接続させるために、シリコ
ン基板１６の表面を露出させる工程を容易に行うことが
できなかった・ ■上記■の問題から、メモリセルに代表される半導体素
子の素子寸法を縮小するためには、少なくとも直径１塵
以下の微小な深孔を精度良く形成する必要がある。しか
し、この様な微小な深孔を形成するためのエツチングの
マスクとなる材料、すなわち、半導体基板とのエツチン
グの選択比が充分大きく、形成および除去を均一かつ容
易に行うことができ、しかも、該エツチングマスクを除
去する際に、半導体基板および上記ゲート電極やワード
線等を損傷させることのないマスク材料が得られていな
い。

（■上記■から、深孔８の形成を行うドライエツチング
のマスクは、２種類以上の材料を用いる多層構造の厚い
膜となり、深孔８の製造工程は、該多層膜の形成および
除去工程を含む、複雑で均一性に乏しく、かつ信頼性が
低いものであった。

■の問題点を第３図（ａ）、（ｂ）を用いて、より詳細
に説明する。第３図（ａ）、（ｂ）は、第２図（ａ）、
（ｂ）に示した半導体メモリの製造方法を説明するため
の概略断面図である。

従来は、半導体基板の表面領域に深孔を形成するために
、基板上にエツチングマスクを形成し、深孔をエツチン
グした後、該エツチングマスクを除去する工程が必要で
あるため、第３図（ａ）に示すように、多層構造のエツ
チングマスクを用いている。

第３図（ａ）において、１６はｐ型シリコン基板、４は
素子分離領域、５はゲート絶縁膜、６はゲート電極、３
はｎ型不純物ドープ領域、８はシリコン基板１６に形成
した深孔、７はシリコン酸化膜などから成る絶縁膜、２
４は絶縁膜７の下に形成され、絶縁膜７をエツチング除
去する際に、シリコン酸化膜などから成る素子分離領域
４がエツチングされないように保護するためのシリコン
窒化膜である。すなわち、シリコン基板１６に深孔８を
形成するためのエツチングマスクは、シリコン酸化膜か
ら成る絶縁膜７およびシリコン窒化膜２４の２層構造に
なっている。

すなわち、深孔８を絶縁１ｉ７およびシリコン窒化膜２
４の２層膜をマスクとするエツチングにより形成した後
、この２層構造エツチングマスクを除去するには、まず
、絶縁膜７をウェットエツチングにより完全に除去した
後、シリコン窒化膜２４を熱リン酸を用いて除去する。

しかし、このエツチングマスクの除去工程において、絶
縁膜７およびシリコン窒化膜２４を除去するとき、深孔
８の側面に露出しているゲート絶縁膜５が深孔８．のエ
ツジの部分からサイドエツチングされる。半導体メモリ
の高集積化に伴ない、メモリセルが微細化された結果、
従来は無視できた上記ゲート絶縁膜５の１サイドエツチ
ングが問題となってきた。

すなわち、シリコン基板１６と深孔エツチングマスク７
および２４との選択比およびエツチングの均一性を考慮
した結果、第３［Ｓ　（ｂ）に示すように。

深孔８のエツチング終了後において残存するエツチング
マスク（シリコン窒化膜２４）の厚さは０．４−程度あ
り、このシリコン窒化膜２４を除去する際。

同時にゲート絶縁膜５がエツチングされる領域は０．６
ｕＴｎ〜０．８虜程度となり、第３図（ｂ）に示すごと
く、ゲート電極６の下や素子分離領域４にまでエツチン
グ領域が及び、電極間の短絡や絶縁不良の原因となる。

■さらに、従来の方法では、第２図（ａ）から明らかな
ように、深孔８の表面上に形成された第１の薄い絶縁膜
９上に、第２層目導電層（第２のゲート電極）　１１を
形成した後、該導電層Ｕをパターニングするために、深
孔８内に、パターニングしたホトレジスト膜（図示せず
）を形成する。次に、このホトレジスト膜をマスクとす
るエツチングにより導電層１１をパターニングした後、
該ホトレジスト膜を除去し、続いて、該導電層１１上に
容量絶縁膜１２および第３層目導電層（第３のゲート電
極）１３を形成し、該第３層目導電層１３を第２層［１
導電層１１と別のパターニングをする。このような工程
を含む従来の方法では、ホトレジスト膜の除去工程を経
た後でも、エツチングマスクである上記ホトレジスト膜
あるいは該ホトレジスト膜中に含まれる不純物が完全に
は除去されず、深孔８内に残存し、深孔８上に形成され
た電荷蓄積容量（すなわち容量電極１１および１３）の
電気特性の劣化が起こることがある。

本発明の目的は、上記問題点を解決し、高集積化が可能
で、工程数が少なく、かつ製造歩留りのよい半導体メモ
リ、特にダイナミックＭＯ８ＲＡＭの製造方法を提供す
ることにある。

〔問題点を一決するための手段〕

上記の目的を達成するために、本発明の半導体メモリの
製造方法は、以下に述べる点を特徴とする。

（１）深孔を形成するためのドライエツチングのマスク
としては、厚いシリコン酸化膜あるいはりんガラス（Ｐ
ＳＧ：フォスフォ・シリケイト・グラス（Ｐｈｏｓｐｈ
ｏ−３ｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜などの絶縁膜を
用いてドライエツチングを行い、深孔のエツチング後に
残存した該絶縁膜を、第１層目導電層のゲート電極で構
成されるワード線と、第２層目導電層のゲート電極で構
成される容量電極とを絶縁分離する目的で使用する。

（２）上記ワード線と容ｉ電極間の絶縁分離に用いる上
記絶縁膜を、深孔の表面に形成した第１の薄い絶縁膜の
エツチングマスクとして用いて深孔の上部側壁の該第１
の薄い絶縁膜をエツチング除去して深孔の上部側（：１
！領域の半導体基板を露出して、第２層目導電層から成
るゲート電極（第１の容量電極）と、半導体基板（不純
物ドープソース、ドレイン領域）とが直接接する領域（
基板とゲート電極のダイレクトコンタクト）を深孔の側
壁上部に形成する。

（３）さらに、本発明の一実施例においては、深孔内に
レジストを残存させないために、第１の薄い絶縁膜、第
２層目導電層（第１の容量電極）、第２の絶縁膜（容量
絶縁膜）および第３層目導電層（第２の容量電極）を深
孔上に連続して形成し、続いて、これらの３層をレジス
トマスクを用いたホトリソグラフィーとエツチングによ
り同時にパターニングして、第２のゲート電極と第３の
ゲート電極を形成する。

すなわち、本発明は、半導体基板の所定領域に第１層目
導電層を用いて形成されたゲート電極を有する絶縁ゲー
ト型電界効果トランジスタを形成する第１の工程と、少
なくとも上記ゲート電極を含む上記半導体基板上に、深
孔エツチング用にパターニングされた絶縁膜を形成する
第２の工程と、上記絶縁膜をマスクとして上記半導体基
板をエツチングして深孔を形成する第３の工程と、少な
くとも上記深孔内に少なくとも一種類の薄い絶縁膜を形
成する第４の工程と、少なくとも上記深孔内および上記
深孔エツチング用絶縁膜上に第２層口導電層を形成する
第５の工程を少なくとも含むことを要旨とする。

また、本発明の一実施例において、上記の（３）の特徴
を実現するには、上記深孔内に上記第２層目導電層、上
記第２の薄い絶縁膜および上記第３層目導電層を連続し
て形成し、これら３層を同時にパターニングした後、上
記第３層目導電層上に上記３層とは別のパターンを有す
る第４層目導電層を形成する。

さらに、本発明の別の実施例においては、上記深孔エツ
チング用絶縁膜をマスクとして上記半導体基板をエツチ
ングしてます浅い孔を形成した後、該浅い孔の側壁に薄
い絶縁膜を形成し、次いで、上記深孔エツチング用絶Ｍ
　ＩＩＱをマスクとして上記深孔を形成し、次に、該深
孔の側壁に上記浅い孔の側壁に形成した薄い絶縁膜とは
異なる種類の薄い絶縁膜を形成する。

なお１本発明は、半導体基板に形成した深孔内に薄い絶
縁膜を介して容量用導電層を１層形成する構造（上記の
文献アイ・イー・イー・イー　トランザクションズ　オ
ン　デヴアイスイズ　イー・ディー−３１、ナンバー６
、第７４６〜７５３頁、１９８４年）、あるいは該深孔
内に薄い絶縁膜を介して導電層、薄い絶縁膜および別の
導電層を形成する構造のどちらにも適用可能である。

〔作用〕

深孔エツチングのマスクとして用いた厚い絶縁膜は、深
孔エツチング終了後に、第１層目導電層のゲート電極に
より構成されたワード線上および半導体基板上に残り、
次に形成する第２層目導電層のゲート電極により構成さ
れる第１の容量電極と上記ワード線とを絶縁分離する層
間絶縁膜となる。

また、この絶縁膜は、深孔の側壁および底部を除く半導
体基板表面を覆う形状となるので、続いて深孔内を加工
（深孔上部側壁の第１の薄い絶縁膜のエツチング除去す
ることによる基板と、第２のゲート電極（第１の容量型
ＪＵ　とのダイレクトコンタクトの形成）する際のエツ
チングマスクとして使用できる。すなわち、それによっ
て、詳細は実施例の項で記述するが１例えば第２のゲー
ト電極と半導体基板とを深孔上部の側壁で接続するため
に、深孔内面の一部に半導体基板表面を露出させるエツ
チングを容易に行うことができる。

さらに、本発明の一実施例では、第１の薄い絶縁膜、第
２層目導電層、第２の絶縁膜および第３層目導電層を連
続して深孔内に形成する工程で、第２層目導電層と第３
層目導電層の１厚さの合計値が深孔の怪の半分以上にな
るように該導電層を形成することにより、該深孔は第１
の薄い絶縁膜、第２層目導電層、第２の絶縁膜および第
３層目導電層によって完全に埋め込まれる。従って、こ
れらの３層をパターニングするためにホトレジストを使
用する工程において、ホトレジスト膜が深孔内に入るこ
とがないので、ホトレジスト膜の除去は容易かつ完全に
行われる。それによって、ホトレジストが深孔内に残存
することにより引き起こされる、電荷蓄積容量の特性劣
化はなくなる。なお、電荷蓄積容量を大きくするために
は、第２層目導電層を薄く、第１層目導電准層を厚く形
成するとよい。

〔実施例〕

実施例　１ 第１図（ａ）〜（ｄ）は、本発明の第１の実施例のｎチ
ャンネル半導体メモリ（ダイナミックＭＯＳＲＡＭ）の
製造方法を工程順に示す断面図である。本実施例は問題
点を解決する手段の項に記した（１）および（２）を実
施する例である。

まず、第１図（、）に示すように、高濃度ｐ型シリコン
層１の上にｐ型のシリコンエピタキシャル層２を成長さ
せたｐ型シリコン基板上に、シリコン酸化膜から成る素
子分離領域４を形成した後、該ｐ型シリコン基板上に薄
いゲート絶縁膜（シリコン酸化膜）５を形成し、その上
に第１層目導電層から成るゲート電極（ワードＷ）６を
形成し、このゲート電極６をマスクとする不純物導入に
より自己整合的にｎ型不純物ドープ（ソース、ドレイン
）領域３を形成して絶縁ゲート型電界効果トランジスタ
を形成する。次いで、シリコン基板に深孔を形成するた
めのエツチングマスクとして必要なだけの膜厚を有する
シリコン酸化膜もしくはＰＳＧ膜等から成る厚い絶縁膜
７をＣＶＤ法によって堆積した後、ホトリソグラフィー
法とドライエツチング法により絶縁膜７を深孔エツチン
グ用にパターニングし、深孔形成のためのマスクを形成
する。

次に、第１図（ｂ）に示すように、絶縁膜７をエツチン
グマスクとして、異方性のドライエツチングを行ってｐ
型シリコン基板に深孔８を形成する。続いて、深孔８の
表面を含む基板表面上にＳｉＯ，膜、Ｓｉ、Ｎ４膜等か
ら成る第１の薄い絶縁膜９を形成する。さらに、ホトレ
ジスト膜１０を深孔８内に所定の深さく次の工程で、第
２層目導電層１１とｎ型不純物ドープ領域３とのダイレ
クトコンタクト部分が、第１図（ｃ）に示すように、深
孔８の上端からホトレジスト膜１０の上面との間の深孔
８の側壁となる）まで埋め込む。

次に、ホトレジスト膜１０および絶縁膜７をマスクとし
て絶縁膜９をエツチングし、第１図（ｃ）に示すように
、深孔８の上端側壁部分のシリコン基板のｎ型不純物ド
ープ領域３を露出させる。続いて、ｎ型多結晶シリコン
から成る第２層目導電層１１を形成する。これにより、
第２層目導電層１１とｎ型不純物ドープ領域３は深孔８
の上部側壁において直接接続される。次に、深孔８内お
よび基板上に形成したホトレジスト膜をマスクとして、
第２層目導電層をパターニングする。この第２層口導電
層１１は、第１の容量電極（第２のゲート電極）となる
。次いで、その上に第２の薄い絶縁膜（容量絶縁膜）　
１２を形成する。続いて、その上に第２の容量電極（第
３のゲート電極）となる第３層［１導電層１３をｎ型多
結晶シリコンにより形成する。次いで、第３層目導電層
１３および第２の薄い絶縁膜１２の２層を同時にパター
ニングする。これにより、第１層目感電層から成るゲー
ト電極６と、容量電極１１との間は、上記の深孔８のエ
ツチングマスクとして用いた絶縁膜７によって絶縁分離
されるため、容量部すなわち容量電極１１および１３は
、図示のごとく、ゲート電極６の上部の領域にまで形成
することができ、容量の増加を図ることができる。

次に、第１図（ｄ）に示すように、ＰＳＧ膜１膜製４成
し、該膜にコンタクト孔を開け、ｎ型不純物ドープ層３
と接続する第１層金属型１４１５を形成する。

この後、必要に応じてＳｉＯ２や有機樹脂から成る層間
絶縁膜、第２層目金属電極を形成し、表面保護膜を形成
してメモリを完成する。

本実施例の第１の特徴は、厚い絶縁膜７をエツチングマ
スクとして用いて深孔８のエツチングを行い、しかもこ
のエツチング終了後、残存する絶縁膜７をゲート電極６
と容量電極１１との絶縁分離領域として使用することで
ある。このため、従来行っていた絶縁膜７を除去する工
程が不要となる。

従来は、前に詳しく説明したように、深孔形成用のエツ
チングマスクを除去する工程が必要なので、この除去の
際、ゲート絶縁１漠がサイドエツチングされることによ
る電極間の短絡や絶縁不良が発生したが、本実施例では
、エツチングマスクを除去しないので、このような問題
は発生しない。また、従来のように、深孔エツチングマ
スクを多層に形成しなくてよいので、工程が簡素化され
、製造歩留りが向上する。

本実施例の第２の特徴は、第１図（ｂ）に示したように
、絶縁膜７と、深孔８内に埋め込んだ、例えばホトレジ
スト膜１０とをエツチングマスクとして深孔８の上部側
壁のみ第１の薄い絶縁膜９を除去してシリコン基板を露
出させ、第１Ｖｉ（ｃ）に示すように、容ｆｆ１ｔｌｔ
極１１とシリコン基板のｎ型不純物ドープ領域３とを深
孔８の上部側壁で接続することである。第２図（ａ）に
示した従来例のようなシリコン基板１６の上面で容量電
極１１とｎ型不純物ドープ領域３とを接続させる構造と
はならないため、エツチングマスクの除去および第１の
絶縁膜９のパターニングのときに素子分離領域４やゲー
ト電極６上のシリコン酸化膜の膜厚減少がなく、信頼性
の高いメモリセルを構成することができる。

実施例　２ 本発明の第２の実施例のｎチャネル半導体メモリ（ダイ
ナミックＭＯＡＲＡＭ）の製造方法を、第４図（ａ）〜
（ｄ）に工程順に示す。

本実施例は、第１層目導電層であるゲート電極と、深孔
形成用エツチングマスクである。絶縁膜を形成するまで
の工程は、前記第１の実施例と同様であり、第１図（ａ
）に示したものと同じ断面構造となる。

引き続いて、第４図（ａ）に示すように、半導体基板１
６を絶縁膜７をマスクとして、厚さ０．２〜０．３ρ程
度ドライエツチングして浅い孔８′を形成し、次に、シ
リコン窒化膜を厚さ約５０ｎｍ〜１２０ｎｎ形成し、異
方性ドライエツチングによりシリコン窒化膜をエツチン
グバックした後、絶縁膜７の側面および半導体基板１６
に形成された浅い孔８′の側壁にシリコン窒化膜２０を
残す。

この状態で、さらに半導体基板１６をドライエツチング
し、第４図（ｂ）に示すように、深孔８を形成する。エ
ツチング終了時には、深孔８の深さと、半導体基板１６
とマスクである絶縁膜７とのエツチングの選択比に応じ
て、絶縁膜７の膜厚は図示のごとく減少している。続い
て、熱酸化により深孔８の表面領域にシリコン酸化膜２
１（第１の薄い絶縁膜）を形成する。その後、シリコン
窒化膜２０を除去する。

次に、第４図（ｃ）に示すように、深孔８内および絶縁
膜７上に、容量部、すなわち第２層目導電層である第１
の容量電極１１、容量絶縁膜（第２の薄い絶縁膜）１２
、第３層目導電層である第２の容量電極１３を連続して
形成する。このとき、第３層口導電層の第２の容ｆ１電
極１３を構成する多結晶シリコン膜によって深孔８が完
全に埋め込まれるように、容量電極（ゲート電極）１１
および１３の膜厚を決める。この後、容量電極１１、容
量絶縁膜１２および容量電極１３を１度のホトリソグラ
フィー法とドライエツチング法により同時にパターニン
グすることにより、ホトレジスト膜が深孔８内に入る工
程をなくすことができる。次に、シリコン酸化膜等の厚
い絶縁膜を半導体基板全面に均一に形成し、異方性ドラ
イエツチングにより容量電極１１および１３の端部のみ
にサイドウオール絶縁膜２２を残す。続いて、容量電極
１３上に多結晶シリコン膜を形成してパターニングする
ことにより、第４図（ｄ）に示すように、ゲート電極１
３の電極接続部を引き出すためのプレー１〜電極２３を
形成する。なお、ゲート電極（容量電極）材料として多
結晶シリコンを用いた場合には、リン処理やイオン注入
により導電性を高める。最後に、第１図（ｄ）と同様に
、電極間絶縁膜、金属電極、表面保護膜等を形成し、メ
モリを完成する。

本実施例の特徴は、第１の実施例において説明した第１
、第２の特徴に加えて、第３に、ホトレジスト膜が深孔
８内に入る工程を除去したことにあり、従って、ホトレ
ジスト膜やホトレジスト膜中の不純物による深孔８内の
汚染を排除できることである。

第４に、絶縁膜２２を容量電極１１．１３のサイドウオ
ールの形で形成することにより、第１の容量電極１１と
プレート電極２３との電極間絶縁と電極端の急峻な段差
の緩和とを同時に行うことである。

なお、以上本発明の実施例について説明したが、本発明
は上記実施例に限定されることなく、本発明の思想から
逸脱しない範囲で種々の変更が可能であることはいうま
でもない。例えば上記実施例ではｎチャネル型のメモリ
セルを例に挙げているが、ｐチャネル型メモリセルにも
適用可能である。

また、第４図に示す第２の実施例では、基板としてｐ型
基板を用いているが、該ｐ型基板として、第１図に示し
たのと同様な高濃度ｐ型基板上に低濃度ｐ型エピタキシ
ャル層を形成したエピタキシャル基板を用いて、第１の
容量電極１】と該ｐ型基板との間に電荷蓄積容量を形成
することも可能である。

〔発明の効果〕

以上説明したように、本発明によれば、高集積化可能な
メモリセルを小さい面積で実現でき、信頼性の高いダイ
ナミックメモリセルを、製造工程数が少なく、製造歩留
りよく製造できる。従って、ダイナミックメモリを低コ
ストで実現できる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の半導体メモリの１１Ｌ
１造方法の第１の実施例の工程断面図、第２図（ａ）お
よび第３図（ａ）、（ｂ）は従来の技術を説明するため
の概略断面図、第２図（ｂ）は第２図（ａ）に示した従
来の半導体メモリの平面レイアウト図、第４図（ａ）〜
（ｄ）は本発明の第２の実施例の工程断面図である。 １・・・高濃度ｐ型シリコン基板 ２・・・ｐ型シリコンエピタキシャル層３・・・ｎ型不
純物ドープ領域 ４・・・素子分離領域　　　５・・・ゲート絶縁膜６・
・・第１層目導電層のグー１−電極７・・・深孔エツチ
ングマスク用の絶縁膜８・・・深孔　　　　　　　９・
・・第１の絶縁膜１０・・・ホトレジスト膜 １１・・・第２層目導電層の第１の容量電極１２・・・
容量絶縁膜（第之の絶縁膜）１３・・・第３層目導電層
の第２の容量電極１４・・・層間絶縁膜　　　　１５・
・・金属電極（データ線）１６・・・ｐ型シリコン基板
　１７・・・電極孔１９．２０．２４・・・シリコシ窒
化膜２１・・・シリコン酸化膜 ２２・・・サイドウオール゛絶縁膜 ２３・・・プレート電極 代理人弁理士　　中　村　純之助 才３− （ｂ）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の所定領域に第１層目導電層を用いて形
   成されたゲート電極を有する絶縁ゲート型電界効果トラ
   ンジスタを形成する第１の工程と、少なくとも上記ゲー
   ト電極を含む上記半導体基板上に、深孔エッチング用に
   パターニングされた絶縁膜を形成する第２の工程と、上
   記絶縁膜をマスクとして上記半導体基板をエッチングし
   て深孔を形成する第３の工程と、少なくとも上記深孔内
   に少なくとも一種類の薄い絶縁膜を形成する第４の工程
   と、少なくとも上記深孔内および上記深孔エッチング用
   絶縁膜上に第２層目導電層を形成する第５の工程を少な
   くとも含むことを特徴とする半導体メモリの製造方法。 ２、上記第４の工程の後、上記深孔の上部側壁部分の上
   記薄い絶縁膜を除去して該深孔上部側壁の半導体基板表
   面を露出する工程を有し、かつ上記第５の工程の後、上
   記第２層目導電層の上に第２の薄い絶縁膜および第３層
   目導電層を形成する工程を有することを特徴とする特許
   請求の範囲第１項記載の半導体メモリの製造方法。 ３、上記深孔内に上記第２層目導電層、上記第２の薄い
   絶縁膜および上記第３層目導電層を連続して形成し、こ
   れら３層を同時にパターニングした後、上記第３層目導
   電層上に上記３層とは別のパターンを有する第４層目導
   電層を形成することを特徴とする特許請求の範囲第２項
   記載の半導体メモリの製造方法。 ４、上記深孔エッチング用絶縁膜をマスクとして上記半
   導体基板をエッチングしてまず浅い孔を形成した後、該
   浅い孔の側壁に薄い絶縁膜を形成し、次いで、上記深孔
   エッチング用絶縁膜をマスクとして上記深孔を形成し、
   次に、該深孔の側壁に上記浅い孔の側壁に形成した薄い
   絶縁膜とは異なる種類の薄い絶縁膜を形成することを特
   徴とする特許請求の範囲第１項記載の半導体メモリの製
   造方法。