JPH0385761A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH0385761A JPH0385761A JP1223985A JP22398589A JPH0385761A JP H0385761 A JPH0385761 A JP H0385761A JP 1223985 A JP1223985 A JP 1223985A JP 22398589 A JP22398589 A JP 22398589A JP H0385761 A JPH0385761 A JP H0385761A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- epitaxial layer
- conductivity type
- electrode
- embedded
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置の製造方法に関する。
［従来の技術］
ＨＯ３［１ＲＡＨ（メタル・オキサイド・七兆コンダク
タ・ダイナミック・ランタム・アクセス・メモリ）は集
積密度が３年で４倍になると言われるように年々微細化
が進んでいる。しかし、メモリセルの蓄積電荷にα線等
のノイズに対して十分なマージンを持たせる必要が有る
ため、メモリセルの専有面積をある程度以下に減少させ
ることは困難である。この問題に対処するためにメモリ
セルの３次元化が図られ、トレンチキャパシタセルやス
タックトキャパシタセ゛ル構造が開発されてきた。トレ
ンチキャパシタセル構造においては、同じ容量を有する
従来の２次元構造のメモリセルに比べてα線によるソフ
トエラーが生じやすいという欠点があり、この点から電
荷を基板表面ではなくトレンチ内の埋込み電極に蓄積す
るようにしたＢＳＥ（ベリド・ストレージ・エレクトロ
ード）セルかＩＥＤＨ１９８５に記載されている。第３
図（ａ）はこのＢＳＥセルの平面図であり、第３図（ｂ
）は第３図（ａ）のＢＢ断面図である。図中、５０はｒ
）＋基板、５２はＩ）−エピタキシャル層、５３は活性
領域、５６は絶縁膜、５７はＮ＋ポリシリコンからなる
埋込み電極、５８は埋込みコンタクト、６２はスイッチ
ングトランジスタのトランスファゲート電極、６３はス
イッチングトランジスタのドレイン、６８は該トランジ
スタのソース、６４は眉間絶縁膜、６５はコンタクトポ
ール、６６はＡＩ（アルミニウム）からなるビットライ
ンである。
タ・ダイナミック・ランタム・アクセス・メモリ）は集
積密度が３年で４倍になると言われるように年々微細化
が進んでいる。しかし、メモリセルの蓄積電荷にα線等
のノイズに対して十分なマージンを持たせる必要が有る
ため、メモリセルの専有面積をある程度以下に減少させ
ることは困難である。この問題に対処するためにメモリ
セルの３次元化が図られ、トレンチキャパシタセルやス
タックトキャパシタセ゛ル構造が開発されてきた。トレ
ンチキャパシタセル構造においては、同じ容量を有する
従来の２次元構造のメモリセルに比べてα線によるソフ
トエラーが生じやすいという欠点があり、この点から電
荷を基板表面ではなくトレンチ内の埋込み電極に蓄積す
るようにしたＢＳＥ（ベリド・ストレージ・エレクトロ
ード）セルかＩＥＤＨ１９８５に記載されている。第３
図（ａ）はこのＢＳＥセルの平面図であり、第３図（ｂ
）は第３図（ａ）のＢＢ断面図である。図中、５０はｒ
）＋基板、５２はＩ）−エピタキシャル層、５３は活性
領域、５６は絶縁膜、５７はＮ＋ポリシリコンからなる
埋込み電極、５８は埋込みコンタクト、６２はスイッチ
ングトランジスタのトランスファゲート電極、６３はス
イッチングトランジスタのドレイン、６８は該トランジ
スタのソース、６４は眉間絶縁膜、６５はコンタクトポ
ール、６６はＡＩ（アルミニウム）からなるビットライ
ンである。
［発明が解決しようとする課題Ｊ
上記のＢＳＥセルを製造する際、埋込み電極５７とスイ
ッチングトランジスタのソース６８とを接続するための
埋込みコンタクト５８は埋込み電＠５７を構成するＮ＋
ポリシリコンからの不純物のＰ＋基板５０下方への拡散
により形成される。しかし、このためには埋込みコンタ
クト５８の上部の酸化膜をマスクを用いて除去する必要
がある。従ってマスク合せ余裕をとるためにメモリセル
のサイズを小さくできないという問題があった。
ッチングトランジスタのソース６８とを接続するための
埋込みコンタクト５８は埋込み電＠５７を構成するＮ＋
ポリシリコンからの不純物のＰ＋基板５０下方への拡散
により形成される。しかし、このためには埋込みコンタ
クト５８の上部の酸化膜をマスクを用いて除去する必要
がある。従ってマスク合せ余裕をとるためにメモリセル
のサイズを小さくできないという問題があった。
本発明の目的は、埋込みコンタクトをマスクを用いずに
形成することが可能であり、埋込みコンタクトとスイッ
チングトランジスタとの結合が自己整合的に行われ得る
ことを特徴とする半導体記憶装置の製造方法をを提供す
ることにある。
形成することが可能であり、埋込みコンタクトとスイッ
チングトランジスタとの結合が自己整合的に行われ得る
ことを特徴とする半導体記憶装置の製造方法をを提供す
ることにある。
１課題を解決するための手段］
本発明の前記目的は、第１の導電型の基板の表面上に形
成されている第１の導電型のエピタキシャル層の表面に
前記基板内部に達する溝を形成し、該消の内面に絶縁膜
を形成した後に該清白に第２の導電型の電極材を前記溝
の底部から前記基板の表面と前記エピタキシャル層の表
面との間の所定の位置まで埋め込み、周囲に第２の導電
型の領域が形成されるように、前記絶縁膜のうち前記所
定位置と前記エピタキシャル層の表面との間に形成され
ている部分を除去した後に前記所定位置から前記エピタ
キシャル層の表面まで前記第２の導電型の電極材を更に
埋め込み、前記第２の導電型の電極材から前記絶縁膜が
除去された部分を通して前記エピタキシャル層中へ不純
物を拡散し、前記溝の周囲に第２の導電型の領域を形成
することを特徴とする半導体記憶装置の製造方法によっ
て達成される。
成されている第１の導電型のエピタキシャル層の表面に
前記基板内部に達する溝を形成し、該消の内面に絶縁膜
を形成した後に該清白に第２の導電型の電極材を前記溝
の底部から前記基板の表面と前記エピタキシャル層の表
面との間の所定の位置まで埋め込み、周囲に第２の導電
型の領域が形成されるように、前記絶縁膜のうち前記所
定位置と前記エピタキシャル層の表面との間に形成され
ている部分を除去した後に前記所定位置から前記エピタ
キシャル層の表面まで前記第２の導電型の電極材を更に
埋め込み、前記第２の導電型の電極材から前記絶縁膜が
除去された部分を通して前記エピタキシャル層中へ不純
物を拡散し、前記溝の周囲に第２の導電型の領域を形成
することを特徴とする半導体記憶装置の製造方法によっ
て達成される。
［実施例］
次に本発明の実施例について説明する。
第１図（ａ）は本発明に係る半導体記憶装置のメモリセ
ルの平面図、第１図（ｂ）は第１図（ａ）のメモリセル
の＾Ａ断面を示ず図である。図中、１０はＰ１基板、１
２はＰ−エピタキシャル層、１３は活性領域、１６は酸
化膜、１７はＮ＋ポリシリコンからなる埋込み電極上部
、１８は埋込みコンタクト、１９はＮ１ポリシリコンか
らなる埋込み電極上部、２０は酸化膜、２２はトランス
ファゲート電極、２３はドレイン、２８はソース、２５
はコンタクトポール、２６はＡ１からなるビットライン
である。Ｐ＋基板１０は電極としても使用されるので、
ｌＸｌＯ１９個ｃｍ’程度の不純物濃度が必要である。
ルの平面図、第１図（ｂ）は第１図（ａ）のメモリセル
の＾Ａ断面を示ず図である。図中、１０はＰ１基板、１
２はＰ−エピタキシャル層、１３は活性領域、１６は酸
化膜、１７はＮ＋ポリシリコンからなる埋込み電極上部
、１８は埋込みコンタクト、１９はＮ１ポリシリコンか
らなる埋込み電極上部、２０は酸化膜、２２はトランス
ファゲート電極、２３はドレイン、２８はソース、２５
はコンタクトポール、２６はＡ１からなるビットライン
である。Ｐ＋基板１０は電極としても使用されるので、
ｌＸｌＯ１９個ｃｍ’程度の不純物濃度が必要である。
エピタキシャル層１２の不純物濃度は通常のＬＳＩ（大
規模集積回路）を形成するバルクの濃度１×１０１５個
ｃ］１３程度であり、また、その厚さは、素子の動作に
支障のない限り、できるだけ薄い方が良く、通常１．５
〜２゜０ミクロンである。
規模集積回路）を形成するバルクの濃度１×１０１５個
ｃ］１３程度であり、また、その厚さは、素子の動作に
支障のない限り、できるだけ薄い方が良く、通常１．５
〜２゜０ミクロンである。
次に、この半導体記憶装置を製造する手順を第２図（ａ
）から第２図（ｇ）を用いて説明する。
）から第２図（ｇ）を用いて説明する。
先ず、エピタキシャル層１２の表面に選択酸化により、
活性領域１３を形成し、この上にＳｉ３Ｎ４膜１４を例
えばｔｐｃｖｏ（低圧化学気相成長）法により堆積する
（第２図（ａ））。続いてこのＳｉ３Ｎ４膜を開孔し涌
１５を掘り、該渭１５の表面に例えば酸化により、絶縁
膜１６を形成する。清のＰ＋基板１０内の深さは該基板
との間で適当な容量を得るために３ミクロン程度にする
（第２図（ｂ））。次いでＮ＋にドープされたポリシリ
コンを湧１５内に埋込み、エッチバックして埋込み電極
下部１７を形成する。この時、ポリシリコンをオーバー
エッチして該ポリシリコンの表面が活性領域１３より少
し低くなるようにするく第２図（Ｃ）〉。次いで絶縁膜
１６のポリシリコン１７の表面より上方にある部分を削
除し、再度Ｎ＋にドープされたポリシリコンを埋込みエ
ッチバックして表面を平坦にし、埋込み電極上部１９を
形成する。該埋込み電極上部１９から不純物が側方に拡
散し、埋込みコンタクト１８が形成される（第２図（ｄ
））。次いでＳｉ３Ｎ４Ｍをマスクとして酸化を行い、
埋込み電極土部１９の表面に酸化膜２０を形成した後、
Ｓｉ３Ｎ４膜、及び活性領域１３を構成するＳ １０２
膜を除去する（第２図（Ｏ））。次いで酸化により、ゲ
ート酸化膜２１を形成し、ポリシリコンを堆積し、燐拡
散を行った後にパターニングしてトランスファゲート電
極２２を形成する。この時、同時に図示しない周辺回路
のトランジスタも作られる（第２図（ｆ））。次いでイ
オン注入により、ソース２８及びドレイン２３を形成し
、層間絶縁膜２４を堆積する。そしてコンタクトホール
２５を開孔し、ＡＩからなるビットライン２６及び図示
しない配線を形成し、パシベーション膜２７を堆積する
（第２図（ｇ））。
活性領域１３を形成し、この上にＳｉ３Ｎ４膜１４を例
えばｔｐｃｖｏ（低圧化学気相成長）法により堆積する
（第２図（ａ））。続いてこのＳｉ３Ｎ４膜を開孔し涌
１５を掘り、該渭１５の表面に例えば酸化により、絶縁
膜１６を形成する。清のＰ＋基板１０内の深さは該基板
との間で適当な容量を得るために３ミクロン程度にする
（第２図（ｂ））。次いでＮ＋にドープされたポリシリ
コンを湧１５内に埋込み、エッチバックして埋込み電極
下部１７を形成する。この時、ポリシリコンをオーバー
エッチして該ポリシリコンの表面が活性領域１３より少
し低くなるようにするく第２図（Ｃ）〉。次いで絶縁膜
１６のポリシリコン１７の表面より上方にある部分を削
除し、再度Ｎ＋にドープされたポリシリコンを埋込みエ
ッチバックして表面を平坦にし、埋込み電極上部１９を
形成する。該埋込み電極上部１９から不純物が側方に拡
散し、埋込みコンタクト１８が形成される（第２図（ｄ
））。次いでＳｉ３Ｎ４Ｍをマスクとして酸化を行い、
埋込み電極土部１９の表面に酸化膜２０を形成した後、
Ｓｉ３Ｎ４膜、及び活性領域１３を構成するＳ １０２
膜を除去する（第２図（Ｏ））。次いで酸化により、ゲ
ート酸化膜２１を形成し、ポリシリコンを堆積し、燐拡
散を行った後にパターニングしてトランスファゲート電
極２２を形成する。この時、同時に図示しない周辺回路
のトランジスタも作られる（第２図（ｆ））。次いでイ
オン注入により、ソース２８及びドレイン２３を形成し
、層間絶縁膜２４を堆積する。そしてコンタクトホール
２５を開孔し、ＡＩからなるビットライン２６及び図示
しない配線を形成し、パシベーション膜２７を堆積する
（第２図（ｇ））。
上述の実施例では絶縁膜１６として酸化膜（ＳｉＯ膜）
を用いたが、これをＳ ｉ Ｏ２／ Ｓ ｉ Ｎ ／５
５０２の多層構造、あるいは高誘電率の絶縁膜としても
良い。また、トランスファゲート電極として、ＷＳｉ
やＭ ｏ Ｓ ｉ２のような高融点金属シリサイド及
びこれらのポリサイド等を用いることが可能である。
を用いたが、これをＳ ｉ Ｏ２／ Ｓ ｉ Ｎ ／５
５０２の多層構造、あるいは高誘電率の絶縁膜としても
良い。また、トランスファゲート電極として、ＷＳｉ
やＭ ｏ Ｓ ｉ２のような高融点金属シリサイド及
びこれらのポリサイド等を用いることが可能である。
［発明の効果］
本発明の半導体記憶装置の製造方法においては、埋込み
コンタクトをパターニングマスクを用いずに形成するこ
とが可能であり、埋込みコンタクトとスイッチングトラ
ンジスタとの結合が自己整合的に形成されるので、メモ
リセルのサイズを縮小することが可能であり、また、製
造工程が短縮されることにより、コストが低減される。
コンタクトをパターニングマスクを用いずに形成するこ
とが可能であり、埋込みコンタクトとスイッチングトラ
ンジスタとの結合が自己整合的に形成されるので、メモ
リセルのサイズを縮小することが可能であり、また、製
造工程が短縮されることにより、コストが低減される。
また、埋込み電極がエピタキシャル層から突出しておら
ず、平坦であるのでワードラインを形成することが容易
に行なえる。
ず、平坦であるのでワードラインを形成することが容易
に行なえる。
第１図（ａ）及び（ｂ）は本発明に係る半導体記憶装置
のメモリセルの平面図及び断面図、第２図（ａ）から第
２図（０は本発明の半導体記憶装置の製造工程の説明図
、第３図（ａ）及び第３図（ｂ）は従来のＢＳＦセルの
平面図及び断面図である。 １０．５０・・・Ｐ＋基板、１２．５２・・・Ｐ−エピ
タキシャル層、１３．５３・・・活性領域、１４・・・
Ｓｉ３Ｎ４膜、１５・・・消、１６，２０．５６・・・
酸化膜、１７・・・埋込み電極下部、１９・・・埋込み
電極上部、１８．５８・・・埋込みコンタクト、５７・
・・埋込み電極、２１・・・ゲート酸化膜、２２’、６
２・・・１〜ランスフアゲート電極、２３．６３・・・
ドレイン、２８，６８・・・ソース、２４．６４・・・
層間絶縁膜、２５．６５・・・コンタクトホール、２６
．６６・・・ビットライン、２７・・・パシベーション
膜。
のメモリセルの平面図及び断面図、第２図（ａ）から第
２図（０は本発明の半導体記憶装置の製造工程の説明図
、第３図（ａ）及び第３図（ｂ）は従来のＢＳＦセルの
平面図及び断面図である。 １０．５０・・・Ｐ＋基板、１２．５２・・・Ｐ−エピ
タキシャル層、１３．５３・・・活性領域、１４・・・
Ｓｉ３Ｎ４膜、１５・・・消、１６，２０．５６・・・
酸化膜、１７・・・埋込み電極下部、１９・・・埋込み
電極上部、１８．５８・・・埋込みコンタクト、５７・
・・埋込み電極、２１・・・ゲート酸化膜、２２’、６
２・・・１〜ランスフアゲート電極、２３．６３・・・
ドレイン、２８，６８・・・ソース、２４．６４・・・
層間絶縁膜、２５．６５・・・コンタクトホール、２６
．６６・・・ビットライン、２７・・・パシベーション
膜。
Claims (1)
- 第１の導電型の基板の表面上に形成されている第１の導
電型のエピタキシャル層の表面に前記基板内部に達する
溝を形成し、該溝の内面に絶縁膜を形成した後に該溝内
に第２の導電型の電極材を前記溝の底部から前記基板の
表面と前記エピタキシャル層の表面との間の所定の位置
まで埋め込み、周囲に第２の導電型の領域が形成される
ように、前記絶縁膜のうち前記所定位置と前記エピタキ
シャル層の表面との間に形成されている部分を除去した
後に前記所定位置から前記エピタキシャル層の表面まで
前記第２の導電型の電極材を更に埋め込み、前記第２の
導電型の電極材から前記絶縁膜が除去された部分を通し
て前記エピタキシャル層中へ不純物を拡散し、前記溝の
周囲に第２の導電型の領域を形成することを特徴とする
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223985A JPH0385761A (ja) | 1989-08-30 | 1989-08-30 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223985A JPH0385761A (ja) | 1989-08-30 | 1989-08-30 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0385761A true JPH0385761A (ja) | 1991-04-10 |
Family
ID=16806774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1223985A Pending JPH0385761A (ja) | 1989-08-30 | 1989-08-30 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0385761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0656655A3 (en) * | 1993-12-03 | 1998-07-29 | International Business Machines Corporation | A self-aligned buried strap for trench type DRAM cells |
-
1989
- 1989-08-30 JP JP1223985A patent/JPH0385761A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0656655A3 (en) * | 1993-12-03 | 1998-07-29 | International Business Machines Corporation | A self-aligned buried strap for trench type DRAM cells |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2673952B2 (ja) | メモリセル製造方法 | |
| US5023683A (en) | Semiconductor memory device with pillar-shaped insulating film | |
| TW473996B (en) | Semiconductor device and method for manufacturing the same | |
| JP2906807B2 (ja) | 半導体メモリセルとその製造方法 | |
| JPH06169069A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS61280654A (ja) | 縦型ｄｒａｍメモリセルアレイ | |
| JP2002222873A (ja) | 改良たて型ｍｏｓｆｅｔ | |
| KR0151197B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| JPH03218626A (ja) | 半導体装置の配線接触構造 | |
| KR19980063330A (ko) | 반도체장치 및 그 제조방법 | |
| JP3222188B2 (ja) | 半導体装置及びその製造方法 | |
| JP3180760B2 (ja) | 半導体装置の製造方法 | |
| JPH0385761A (ja) | 半導体記憶装置の製造方法 | |
| JP3489090B2 (ja) | 半導体装置及びその製造方法 | |
| KR100275114B1 (ko) | 낮은비트라인커패시턴스를갖는반도체소자및그제조방법 | |
| US6531361B1 (en) | Fabrication method for a memory device | |
| JP2906875B2 (ja) | 半導体メモリセル及びその製造方法 | |
| JPS6240765A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
| JP2511852B2 (ja) | 半導体装置の製造方法 | |
| JP2583123B2 (ja) | メモリセルの形成方法 | |
| JP2740543B2 (ja) | 半導体メモリ装置の製造方法 | |
| JP2827377B2 (ja) | 半導体集積回路 | |
| JPS616857A (ja) | 半導体記憶装置 | |
| JPS62152156A (ja) | 半導体記憶装置 | |
| JP2794750B2 (ja) | 半導体メモリセルとその製造方法 |