JPH0389718A - １，５符号変調方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、コンピュータ用磁気ディスク装置等に好適
な１．５符号変調方式に関する。

［従来の技術］ コンピュータ用磁気ディスク装置等のディジタル記録装
置に用いられるＭ２（ミラースクエアコード）符号変調
方式は、ＭＦＭ　（ミラーコード）符号変調方式の直流
成分を除去する目的で導入されたものである。ミラーコ
ードは、元来、ＮＲＺＩ符号の欠点であるビット“Ｏ″
の連続を避けるために、データビット中にビット“０″
が２個以上連続するときに、ビット間に反転を入れるよ
うにしたものであるが、ミラースクエアコードでは、ビ
ット“１”が２個以上連続するときに、最後のビット“
１”に対応する反転の有無を調節することで、直流成分
を除去するものである。

第８図に示すミラースクエア符号器１は、１データビツ
トを１チヤンネルビツトに変換する可変長符号器であり
、データビットのビット°゛Ｏ”に対してチャンネルビ
ットの前縁でビット反転し、データビットのビット“１
″に対してはチャンネルビットを中央でビット反転せし
めるも、データビットのビット”１”に続くビット“０
″に対してはチャンネルビットを非反転とする符号変換
回路２と、チャンネルビットのＤＳＶを積算し、データ
ビットのビット″１″が２ビット以上連続するときには
、最後のビット°“１”に対してチャンネルビットを中
央でビット反転させるか或は非反転とするかを、ＤＳＶ
積算値を低減させる方向で符号変換回路２に選択させる
ＤＳＶ監視回路３からなる。ＤＳＶは、ＮＲＺＩ符号化
されたチャンネルビットの高レベルを＋１点、低レベル
を一１点とし、チャンネルビット全体で累計される合計
点数を表すものであり、その絶対値が小さいほど変換符
号の直流成分も小さい。

なお、ミラースクエア符号器１の場合・変換されたチャ
ンネルビットにブロックとして現れる非符号反転ビット
“０”の個数は、第９図に示したように、ビット接続部
分を含めて１〜５の範囲にあり、このためミラースクエ
アコードは１．５可変長符号であると言える。また、デ
ータビットのビット間隔をＴで表した場合、１．５符号
変調方式におけるチャンネルビットの最小符号反転間隔
Ｔ＋＋＋ｉｎは２Ｔ／２　（＝Ｔ）であり、最大符号反
転間隔ＴＩＩＩａｘは６Ｔ／２　（＝３Ｔ）　、検出窓
幅Ｔｗは最小符号反転間隔Ｔ　ｗｉｎに等しい。

［発明が解決しようとする課題］ 上記従来のミラースクエア符号器ｌは、変換対象である
データビットに、例えばビット“１”が連続したりする
と、第９図に示したように、その間はチャンネルビット
のＤＳＶ積算値が零に収束しないことがあり、このため
変換符号の直流成分を完全に零に押さえるわけにいかず
、またチャンネルビットを選択する上で、ＤＳＶ積算値
を計算してその収束を計るＤＳＶ監視回路３を必要とす
るため、符号変換過程が複雑で処理に時間を要し、同時
にまた回路規模も肥大化しやすいといった課題を抱えて
いた。

［課題を解決するための手段］ この発明は、上記課題を解決したものであり、データビ
ット００，１０（又は１１．０１）はチャンネルビット
１０１０．００１０のいずれかに過不足なく符号変換し
、またデータビット０１００１１．１１０　（又は１０
１，１００，００１）はチャンネルビット０００１００
，１００１００．０１００１０のいずれかに過不足なく
符号変換し、またデータビット１１１０．１１１１　（
又は０００１，００００）はチャンネルビット０１０１
００１０．０１０００１００のいずれかに過不足なく符
号変換し、これらの符号変換により得られたチャンネル
ビットをＮＲＺＩ符号化することを特徴とするものであ
る。

［作用］ この発明は、データビット００，１０（又は１１．０１
）はチャンネルビット１０１０．００１０のいずれかに
過不足なく符号変換し、またデータビット０１０，０１
１，１１０　（又は１０１゜ｔｏｏ、００１）はチャン
ネルビット０００１００．１００１００．０１００１０
のいずれかに過不足なく符号変換し、またデータビット
１１１０１１１１　（又は０００１，００００）はチャ
ンネルビット０１０１００１０，０１０００１００のい
ずれかに過不足なく符号変換し、符号変換により得られ
たチャンネルビットをＮＲＺＩ符号化することにより、
チャンネルビットにブロックとして現れる非符号反転ビ
ットを、隣接チャンネルビットとの接続部分を含め１か
ら５の範囲に押え、しかもＮＲＺＩ符号化したときのチ
ャンネルビットの直流成分を個々に零とする。

［実施例コ 以下、この発明の実施例について、第１図ないし第７図
を参照して説明する。第１．２図は、それぞれこの発明
の１．５符号変調方式を適用した１．５符号器の一実施
例を示す概略回路構成図及び要部回路図、第３図は、第
１図に示した変換回路において変換されるデータビット
とチャンネルビットの対応関係を示す図、第４図は、１
，５復号器の一実施例を示す回路構成図、第５図は、第
４図に示した逆変換回路にて変換されるチャンネルビッ
トとデータビットの対応関係を示す図である。

第１図中、１．５符号器１１は、８ビツトのデータビッ
トをまずＤフリップフロップ回路からなるラッチ回路１
２にてラッチし、ラッチされたデータを続く並・直列変
換回路１３にてシリアルデータに変換する。シリアルデ
ータに変換されたデータビットは、シフトレジスタ回路
１４にて３段階のシフト処理を受けたのち、変換回路１
５に送り込まれ、ここで第３図に示した対応関係に従っ
て、データビットからチャンネルビットに符号変換され
る０次に、符号変換により得られたチャンネルビットは
、変換回路１５に接続した判定回路１６がシフト／ロー
ド制御する並・直列変換回路１７にて、シリアルデータ
に変換されたのち、ＮＲＺ／ＮＲＺＩ符号化回路１８に
送り込まれる。

ＮＲＺ／ＮＲＺＩ符号化回路１８は、第２図に示したよ
うに、ラッチ回路１９のラッチ出力データを、入力デー
タとの排他的論理和をとるエクスクル−シブオアゲート
回路２０を介してデータ入力端子に帰還する構成であり
、そのラッチ出力データ（記録データ）は、チャンネル
ビット個々にＤＳ■が零であるＮＲＺ　Ｉ符号となる。

なお、この実施例では、並・直列変換回路１３やシフト
レジスタ１４等のクロック信号ＣＫＩを４３　Ｍ　Ｈｚ
とし、並・直列変換回路１７のクロック信号ＣＫ２をそ
の２倍の８６ＭＨｚに、さらにラッチ回路１２のラッチ
クロック信号ＣＫ３及び並・直列変換回路１３のシフト
クロック信号をクロック信号ＣＫＩの１／８の周波数に
設定しである。

ところで、変換回路１５は、３段階シフト処理を行うシ
フトレジスタ回路１４から、各シフト段の出力ＱＯ，Ｑ
ｌ、Ｑ２．Ｑ３を供給され、一方の入力端子を常時ロウ
レベルとしてインバータ機能をもたせたノアゲート回路
２１にて出力ＱＯ〜Ｑ３を反転するとともに、計８種類
の非反転データと反転データを適宜組み合わせ、７個の
ノアゲート回路２２〜２８による論理判断を通じて変換
態様を決定する。ここでは、データビットとチャンネル
ビットの間に、第３図に示す７種類の対応関係が成立す
るよう、上記ノアゲート回路２２〜２８のうち、全入力
ロウレベルとされたものだけがハイレベル出力状態をと
り、それぞれデータビットが００，１０，０１０，０１
１，１１０，１１１０．１１１１であることを判別する
。また、ノアゲート回路２２〜２８による判別結果を受
けて所要の符号変換が行われるよう、ノアゲート回路２
２〜２８の出力端子と並・直列変換回路１７の８個の入
力端子Ｄｏ−Ｄ７の接続に工夫が凝らしである。すなわ
ち、ノアゲート回路２２と２５の出力がオアゲート回路
２９を介して入力端子ＤＯに供給され、ノアゲート回路
２６，２７．２８の出力がオアゲート回路３０を介して
入力端子Ｄ１に供給される。さらに、ノアゲート回路２
２゜２３の出力がノアゲート回路３１を介して入力端子
Ｄ２に供給され、ノアゲート回路２４，２５゜２７の出
力がオアゲート回路３２を介して入力端子Ｄ３に供給さ
れる。また、ノアゲート回路２６２８．２７の各出力が
、それぞれ入力端子Ｄ４Ｄ５．ＤＢに供給され、入力端
子Ｄ７には常時ロウレベルの入力が与えられる。

ところで、並・直列変換回路１７は、それぞれ４ビツト
のパラレル入力を受ける２個のＰ／Ｓ変換素子１７ａ、
１７ｂを縦列接続したものでありＰ／Ｓ変換素子１７ａ
の入力端子ＤＯ〜Ｄ３に供給されるパラレルデータが、
出力端子ＱＯを介してＮＲＺ／ＮＲＺＩ符号化回路１８
に送り出され、Ｐ／Ｓ変換素子１７ｂの入力端子Ｄ４〜
Ｄ７に供給されるパラレルデータは、出力端子Ｑ１から
ＤＲ端子を経てＰ／Ｓ変換素子１７ａに送り込まれたの
ち、出力端子ＱＯを介してＮＲＺ／ＮＲＺＩ符号化回路
１８に供給される。

一方、判定回路１６は、ノアゲート回路２４゜２５．２
６の出力論理和を否定するノアゲート回路３３と、ノア
ゲート回路２７．２８の出力論理和を否定するノアゲー
ト回路３４を、同期カウンタ３５の入力端子Ｄｏと入力
端子Ｄｌにそれぞれ接続し、同期カウンタ３５の出力が
１００であることを示すＱ２出力を、ノアゲート回路３
６にて反転してロード入力端子に供給するとともに、ク
ロック信号ＣＫＩをゲート信号とするオアゲート回路３
７と波形整形用のオアゲート回路３８を介して、並・直
列変換回路１７内の各Ｐ／Ｓ変換素子１７ａ、１７ｂの
シフト入力端子に供給する溝底をとる。

すなわち、同期カウンタ３５は１．ロード信号を受けた
時点で入力端子Ｄｏ、ＤＩに与えられたデータを初期値
としてロードされ、その後与えられるクロック信号とと
もに計数値をカウントアツプする。このため、データビ
ットのビット数２，３４に対応して初期値が１１．１０
．０１のごとく異なる。従って、並・直列変換回路１７
は、変換回路１５がデータビットＯＯ又は１１を変換す
るときは、同期カウンタ３５が計数値を２だけカウント
アツプするまでシフト指令を与えられ、またデータビッ
ト０１０又は０１１或は１１０については、計数値を３
だけカウントアツプするまでシフト指令を与えられ、デ
ータビット１１１０又４！　１１１１については、計数
値を４だけカウントアツプするまで、シフト指令を与え
られる。これにより、並・直列変換回路１７は、データ
ビットが００，１０のときは、４ビツトパラレルデータ
を１単位として変換動作を行い、またデータビットが０
１０，０１１，１１０のときは６ビツトパラレルデータ
をｌ単位として、さらにデータビットが１１１０．１１
１１のときは、８ビツトパラレルデータを１単位として
、それぞれ変換動作を行うことになる。

なお、第３図に示した７種類のチャンネルビットは、ビ
ット接続部分を含め、ブロックとして現れる非符号反転
ビットＯの個数が、最小で１最大で５の範囲にあり、し
かもチャンネルビットをＮＲＺＩ符号化したときに、そ
の直流成分はいずれも零である。また、第２図中、抵抗
と抵抗シンボルを四角で囲って示した抵抗群は、いずれ
も論理回路素子の出力側に設けられるプルダウン抵抗で
ある。

第４図に示す１，５復号器４１は、１，５符号器１１に
おける符号化プロセスを逆順にした復号プロセスをとる
ものであり、再生データ（ＮＲＺＩ符号化されたチャン
ネルビット）は、まず初段のＮＲＺＩ／ＮＲＺ符号化回
路４２内にｒＮＲＺ符号化される。ＮＲＺ符号に戻され
たチャンネルビットは、続くシフトレジスタ回路４３に
て５段階のシフト処理を受けたのち、逆変換回路４４に
送り込まれ、第５図に示した対応関係に従って、チャン
ネルビットからデータビットに逆符号変換される。逆符
号変換により得られたデータビットは、逆変換回路４４
に接続した判定回路４５がシフト／ロード制御する並・
直列変換回路４６にて、シリアルデータに変換される。

そして、シリアルデータに変換されたデータビットは、
続く直・並列変換回路４７にて８ビツトパラレルデータ
に変換され、さらにＤフリップフロップ回路からなるラ
ッチ回路４８にてラッチされたのち、データビットとし
て出力される。

なお、１，５復号器４１にて使用するクロック信号ＣＫ
Ｉ、ＣＫ２．ＣＫ３は、いずれも前述の１．５符号器１
１と同じ周波数のものが用いられる。

また、逆変換回路４４は、７種類あるチャンネルビット
に対し、５通りの変換態様に従ってすべてのチャンネル
ビットを過不足なく所定のデータビットに変換すること
ができる８例えばチャンネルビット１０１０については
、ビット１０と１０に分けてそれぞれをデータビットに
変換し、チャンネルビット１００１００については、ビ
ット１０と０１００に分けてそれぞれをデータビットに
変換する。また、チャンネルビット０１００１０につい
ては、ビット０１００とｌＯに分けてそれぞれをデータ
ビットに変換し、チャンネルビット０１０１００１０に
ついては、ビット、０１０１と００１０に分けてそれぞ
れデータビットに変換し、さらにチャンネルビット０１
０００１００については、ビット０１００とｏｔｏｏに
分けてそれぞれをデータビットに変換する。

ところで、データビット０１０．００を正規のチャンネ
ルビット０００１００，１０１０に変換した筈が、チャ
ンネルビット００１０００，１０１０のごとく、アング
ライン部が符号反転されて再生されてしまったとする。

この場合、再生データからは、データビットとして１０
，１０．Ｏのごとく誤ったデータビットが復号されるこ
とになる。しかし、本方式では、こうした符号化と復号
化の過程で生ずるビット誤りは、最大４ビツトまでであ
り、誤り伝搬を常に４ビツト以下に抑えることができる
。

なお、上記実施例において、符号変換と逆符号変換にお
けるデータビットとチャンネルビット対応関係は、第３
．５図に規定したものに限らず、例えばデータビットの
全ビットを反転することで規定した第６．７図に示す対
応関係に従って符号変換或は逆符号変換を行うことも可
能である。

［発明の効果］ 以上説明したように、この発明は、データビット００，
１０　（又は１１．０１）はチャンネルビット１０１０
．００１０のいずれかに過不足なく符号変換し、またデ
ータビット０１０，０１１゜１１０（又は１０１，１０
０，００１）はチャンネルビット０００１００，１００
１００．０１００１０のいずれかに過不足なく符号変換
し、またデータビット１１１０．１１１１　（又は００
０１００００）はチャンネルビット０１０１００１０．
０１０００１００のいずれかに過不足なく符号変換し、
これらの符号変換により得られたチャンネルビットをＮ
ＲＺＩ符号化するようにしたから、ビット間隔と同じ最
小符号反転間隔とビット間隔の３倍の最大符号反転間隔
をもち、直流成分が例外なく零であるチャンネルビット
を得ることができ、しかもすべてのデータビットを無条
件で倍ビット数チャンネルビットに変換することができ
、かつまたいかなる場合もＤＣフリー特性が得られ、Ｄ
Ｓｖ監視のための特別な工夫は不要であす、７種類の対
応関係を規定する回路又は変換表を用いて、きわめて能
率良く所定の符号変換が可能であり、さらに復号過程で
は、チャンネルビットＩＯをＯ（又は１）に符号変換し
、またチャンネルビット０１００，００１０，０１０１
をデータビット１１，１０．１１　（又は００，０１，
００に、そしてチャンネルビット０００１００をデータ
ビット０１０　（又は１０１）というように、５通りの
対応関係に従ってチャンネルビットからデータビットへ
の逆変換ができるので、逆変換回路又は逆変換衣の簡単
化が可能であり、誤り伝搬についても４ビツト以下に抑
えることができる等の優れた効果を奏する。

【図面の簡単な説明】

第１，２図は、それぞれこの発明の１，５符号変調方式
を適用した１、５符号器の一実施例を示す概略＠路構成
図及び要部回路図、第３図は、第１図に示した変換回路
において変換されるデータビットとチャンネルビットの
対応関係を示す図、第４図は、１，５復号器の一実施例
を示す回路構成図、第５図は、第４図に示した逆変換回
路にて変換されるチャンネルビットとデータビットの対
応関係を示す図、第６．７図は、それぞれ符号化と復号
化に用いるデータビットとチャンネルビットの他の対応
関係を示す図、第８．９図は、それぞれ従来のミラース
クエア符号器の一例を示す回路構成図及び回路各部の信
号波形図である。 １１、、、ｌ、５符号器、１５．．．変換回路１８、、
、ＮＲＺ／ＮＲＺ　Ｉ符号化回路、４１、、．１，５復
号器、４２．．．ＮＲＺＩ／ＮＲＺ符号化回路、４４．
０．逆変換回路。

Claims (2)

【特許請求の範囲】
1. （１）データビット００、１０はチャンネルビット１０
   １０、００１０のいずれかに過不足なく符号変換し、ま
   たデータビット０１０、０１１、１１０はチャンネルビ
   ット０００１００、１００１００、０１００１０のいず
   れかに過不足なく符号変換し、またデータビット１１１
   ０、１１１１はチャンネルビット０１０１００１０、０
   １０００１００のいずれかに過不足なく符号変換し、こ
   れらの符号変換により得られたチャンネルビットをＮＲ
   ＺＩ符号化することを特徴とする１、５符号変調方式。
2. （２）データビット１１、０１はチャンネルビット１０
   １０、００１０のいずれかに過不足なく符号変換し、ま
   たデータビット１０１、１００、００１はチャンネルビ
   ット０００１００、１００１００、０１００１０のいず
   れかに過不足なく符号変換し、またデータビット０００
   １、００００はチャンネルビット０１０１００１０、０
   １０００１００のいずれかに過不足なく符号変換し、こ
   れらの符号変換により得られたチャンネルビットをＮＲ
   ＺＩ符号化することを特徴とする１、５符号変調方式。