JPH0391339A - 通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パケット形式のデータ伝送システムにおいて
、データ伝送の高速化を、より簡略化したハードウェア
で実現するようにした通信制御装置に関する。

〔従来の技術〕

従来の通信制御装置の構成例を第２図に示す。

ここでは、通信のデータを格納するエリアとして、共有
メモリを使用した例を示している。

第２図によれば、ホストコンピュータ１、伝送制御コン
ピュータ２および通信制御コンピュータの３つのコンピ
ュータを用い、各々のコンピュータ１７の間の通信を行
うために、共有メモ１Ｊ１９，６゜７を接続する方式を
採用している。

この方式は、ホストコンピュータ１が、ホストコンピュ
ータ１と通信制御コンピュータ１７との間に接続した共
有メモリ６に、パケットの情報データを格納することに
より、共有メモリ間のパケットの情報データの転送が不
要となる。従って、伝送プロトコルのヘッダ処理を行う
伝送制御コンピュータ２と、伝送データを扱う通信制御
コンピュータ１７とが独立に動作するため、高速処理の
実現が可能である。この方式の一例が、特開昭６２−６
００４３　号公報に述べられている。

〔発明が解決しようとする課題〕

しかし、上記従来技術は、次のような問題があった。す
なわち、３つのコンピュータシステムを用いているため
、これらのコンピュータの間に共有メモリを接続するに
は、３つの共有メモリ６゜７．１９と３つの競合制御回
路８　、９　、２０とが必要となり、ハードウェアが複
雑になる。また、通信制御コンピュータ１７は、通信制
御回路１１およびＤＭＡ制御回路１０に対する制御に用
いるが、伝送制御コンピュータ２からの指示によりその
制御を行うため、伝送制御コンピュータ２のサブプロセ
ッサとして位置付けられ、機能面では小さい役割しかな
い。さらに、通信制御コンピュータ１７のバス１５は、
通信制御コンピュータ１７およびＤＭＡ制御回路１０の
２つのバスマスタがあるため、バス負荷が重くなり、高
速化に適していない。

本発明の目的は、高速伝送用の通信制御装置を、より簡
略化したハードウェアで実現する手段を提供することに
ある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、上記従回路のＤ
ＭＡ制御回路に対する制御を伝送制御コンピュータから
の指示で行うことに着目して、伝送制御コンピュータと
通信制御コンピュータとを１つのコンピュータとし、Ｄ
　Ｍ　Ａ制御回路の制御バスおよびメモリアクセスバス
を独立にすることで、ＤＭＡ制御回路と伝送制御コンピ
ュータとに通信制御コンピュータの役目を分担すること
で、コンピュータの数を減らし、ハードウェアの簡略化
を図るものである。

つまり、本発明は、コンピュータに接続し、パケット伝
送を行うための通信制御装置において、ホストコンピュ
ータとしての第１のコンピュータ（ホストコンピュータ
）と、過制御手順等のプロトコルを実行する第２のコン
ピュータ（伝送制御コンピュータ）と、データを伝送す
るための通信制御回路およびＤＭＡ制御回路とを備え、
ホストコンピュータと伝送制御コンピュータとの間に通
信手段を設け、ホストコンピュータと通信制御回路との
間に第１の共有メモリを設け、伝送制御コンピュータと
通信制御回路との間に第２の共有メモリを設けている。

また、ＤＭＡ制御回路の制御バスヲ、伝送制御コンピュ
ータのバスに接続し、ＤＭＡ制御回路のメモリアクセス
バスを、上述の２つの共有メモリのバスに接続している
。

そこで、送信するパケットの情報データを、ホストコン
ピュータからＤＭＡ制御回路へ第１の共有メモリを介し
て与え、また、送信するパケットの制御データを、ホス
トコンピュータから伝送制御コンピュータへ通信手段を
介して与える。伝送制御コンピュータは、与えられた制
御データをもとに、ヘッダデータを生成し、生成したヘ
ッダデータを、上記ＤＭＡ制御回路へ上記第２共有メモ
リを介して与える。ＤＭＡ制御回路が、与えられた情報
データおよびヘッダデータを１つにまとめてから、通信
制御回路がこれを送信する。

〔作用〕

上記構成をとる本発明では、ホストコンピュータは、パ
ケットの情報データを上記第１の共有メモリに格納し、
また、パケットの制御データを上）通信手段を介して伝
送制御コンピュータに与える。伝送制御コンピュータは
、ホストコンピュータからの制御データをもとに、上記
第２の共有メモリにヘッダデータを作成し、ＤＭＡ制御
回路にヘッダデータおよび情報データのアドレスを与え
る。ＤＭＡ制御回路は、伝送制御コンピュータからのア
ドレスを基に、上記第２の共有メモリからへラダデータ
を読み出し、上記第１の共有メモリから情報データを読
み出し、これらを順次通信制御回路に与えることで、伝
送を行うことが可能となる。

このため、従来例のように、通信制御コンピュータに対
して制御データを送る必要がなくなるので、ハードウェ
アが簡略化されるとともに、高速化が図れる。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第１図は本発明の一実施例の通信制御装置の構成を示し
た図である。

図中、１はホストコンピュータ、２は伝送制御コンピュ
ータ、３．４はホストコンピュータ１および伝送制御コ
ンピュータ２のプログラムメモリ、５はホストコンピュ
ータｌと伝送制御コンピュータ２との間の制御データを
やりとりするためのＦＩＦＯである。

また、６はホストコンピュータ１と通信制御回路１１と
の間のデータをやりとりする共有メモリ、７は伝送制御
コンピュータ２と通信制御回路１１との間のデータをや
りとりする共有メモリ、８は共有メモリ６の競合制御回
路、９は共有メモリ７の競合制御回路、１０は通信デー
タをアクセスするためのＤＭＡ制御回路、１１は通信デ
ータを送受信するための通信制御回路である。

また、１２はホストコンピュータ１のバス、１３は伝送
制御コンピュータ２のバス、１４はＤＭＡ制御制御回路
ｌ側御データバス、１５はＤＭＡ制御回路１０のメモリ
アクセスバスである。制御データバス１４は、バス１３
と接続している。

第１図に示した通信制御装置は、第２図の従来例から通
信制御コンピュータを省き、ＤＭＡ制御制御回路ｌ側御
バスが伝送制御コンピュータ２に接続し、ホストコンピ
ュータ１と伝送制御コンピュータ２との接続が共有メモ
リからＦＩＦＯ５に変更になっている点が、異なる。

次に、本図に基づいて、パケットデータ送信時の制御方
法について説明する。

まず、ホストコンピュータｌは、送信データを生成する
と、共有メモリ６に送信データを格納し、ＦＩＦＯ５を
介して、伝送制御コンピュータ２に送信要求を出す。

伝送制御コンピュータ２は、ＦＩＦＯ５を経由して与え
られたホストコンピュータｌからの送信要求をもとに、
ＨＤＬＣのプロトコルに従って、ヘッダデータを生成し
、共有メモリ７に格納する。

伝送制御コンピュータ２は、ヘッダデータを共有メモリ
７に格納後、ＤＭＡ制御回路１０のアドレス制御レジス
タ（図示せず）に、制御データバス１４を経由して、ヘ
ッダデータのアドレスおよび情報データのアドレスを設
定し、ＤＭＡ制御回路１０に＼起動をかける。

ＤＭＡ制御回路１０は、アドレス制御レジスタの内容に
従って、ヘッダデータおよび情報データを、順次、通信
制御回路１１に渡すことで、データの伝送を実現する。

通信制御回路１１は、ＤＭＡ制御回路１０から与えられ
たデータをＨＤＬＣ手順に従ったシリアルデータに変換
して伝送路１６に送出する。

以上に説明したように、ホストコンピュータ１は、生成
データを共有メモリ６に格納するだけで、あとは、伝送
制御コンピュータ２が制御するため、余分なオーバーヘ
ッドはない。

また、伝送制御コンピュータ２は、ＨＤＬＣ伝送プロト
コル処理に従って、ヘッダを生成し、ＤＭＡ制御回路１
０にアドレスを設定するだけであり、従来例のように、
通信制御コンピュータに送信の指示を出すのと同様の処
理だけで、送信処理を実現できる。従って、送信処理に
特別なオーバーヘッドは生じないため、高速伝送が実現
できる。

さらに、ホストコンピュータｌと伝送制御コンピュータ
２との間のデータのやりとりは、ＦＩＦＯ５を用いてお
り、競合制御では両方のバスの使用権を取るためアクセ
ス待ちが発生するのに対し、ＦＩＦＯ５での接続では、
両方のコンピュータがＦＩＦＯ５をアクセスしていると
きのみアクセス待ちが発生するので、ホストコンピュー
タ１と伝送制御コンピュータ２との間のデータのやりと
りも高速化が可能である。

〔発明の効果〕

以上説明したように、本発明によれば、データ処理を行
うコンピュータと、伝送制御を行うコンピュータとの２
つで、伝送制御のオーバーヘッドが少ないデータ伝送を
実現できるため、ハードウェアが少なく、高速なデータ
伝送の実現が可能となるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の通信制御装置の構成を示す
ブロック図、第２図は従来例の通信制御装置の構成を示
すブロック図である。 １・・・ホストコンピュータ ２・・・伝送制御コンピュータ ３．４・・・プログラムメモリ ５・・・ＦＩＦＯ ８，９・・・競合制御回路 １１・・・通信制御回路 １２　、１３　、１４　、１５・・・バス６．７・・・
共有メモリ １０・・・ＤＭＡ制御回路 １６・・・伝送路

Claims (1)

1. 【特許請求の範囲】 １、コンピュータに接続し、パケット伝送を行うための
   通信制御装置において、ホストコンピュータとしての第
   １のコンピュータと、伝送制御手順等のプロトコルを実
   行する第２のコンピュータと、データを伝送するための
   通信制御回路およびＤＭＡ制御回路とを備え、上記第１
   のコンピュータと上記第２のコンピュータとの間に通信
   手段を設け、上記第１のコンピュータと上記通信制御回
   路との間に第１の共有メモリを設け、上記第２のコンピ
   ュータと上記通信制御回路との間に第２の共有メモリを
   設け、上記ＤＭＡ制御回路の制御バスを、上記第２のコ
   ンピュータのバスに接続し、上記ＤＭＡ制御回路のメモ
   リアクセスバスを、上記第１および第２の共有メモリの
   バスに接続することを特徴とする通信制御装置。 ２、上記第１のコンピュータは、送信するパケットの情
   報データを、上記第１の共有メモリを介して、上記ＤＭ
   Ａ制御回路へ与え、また、送信するパケットの制御デー
   タを、上記通信手段を介して、上記第２のコンピュータ
   へ与え、上記第２のコンピュータは、与えられた制御デ
   ータをもとに、ヘッダデータを生成し、生成したヘッダ
   データを、上記第２共有メモリを介して、上記ＤＭＡ制
   御回路へ与え、上記ＤＭＡ制御回路は、与えられた情報
   データおよびヘッダデータをひとつのパケットデータに
   まとめて、上記通信制御回路により送信することを特徴
   とする請求項１記載の通信制御装置。