JPH0236016B2 - - Google Patents
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- JPH0236016B2 JPH0236016B2 JP59132408A JP13240884A JPH0236016B2 JP H0236016 B2 JPH0236016 B2 JP H0236016B2 JP 59132408 A JP59132408 A JP 59132408A JP 13240884 A JP13240884 A JP 13240884A JP H0236016 B2 JPH0236016 B2 JP H0236016B2
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- bus
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、計算機間でデータ通信、データ転
送等のデータ転送処理を行うための計算機間のデ
ータ転送システムに関するものであつて、特にそ
の制御が簡単なデータ転送システムに関する。
送等のデータ転送処理を行うための計算機間のデ
ータ転送システムに関するものであつて、特にそ
の制御が簡単なデータ転送システムに関する。
従来の計算機間のデータ転送システムでは、各
計算機システムのインタフエースとして作用す
る、対向するチヤネル装置は、マイクロプロセツ
サがそれぞれ内蔵されていて、その構成が相等し
く、両者は、通信回線を介し、規定された通信プ
ロトコルに従つてデータ通信を行うのが一般的で
ある。
計算機システムのインタフエースとして作用す
る、対向するチヤネル装置は、マイクロプロセツ
サがそれぞれ内蔵されていて、その構成が相等し
く、両者は、通信回線を介し、規定された通信プ
ロトコルに従つてデータ通信を行うのが一般的で
ある。
第２図は、このような従来の計算機間のデータ
転送システムの構成を示すブロツク図である。
転送システムの構成を示すブロツク図である。
第２図において、１は、一方の計算機システム
（以下、このシステムをＡシステムとする）の中
央処理装置（CPU）であつて、２は、このＡシ
ステムのメモリ、３は、このＡシステムの共通バ
スである。また、４は、他の計算機システム（以
下、このシステムをＢシステムとする）の中央処
理装置であつて、５は、このＢシステムのメモ
リ、６は、このＢシステムの共通バスである。
（以下、このシステムをＡシステムとする）の中
央処理装置（CPU）であつて、２は、このＡシ
ステムのメモリ、３は、このＡシステムの共通バ
スである。また、４は、他の計算機システム（以
下、このシステムをＢシステムとする）の中央処
理装置であつて、５は、このＢシステムのメモ
リ、６は、このＢシステムの共通バスである。
さらに、１１，１２は、それぞれ計算機間のデ
ータ転送システムを構成するＡシステム、Ｂシス
テムに対してインタフエースの役割を果たすチヤ
ネル装置である。
ータ転送システムを構成するＡシステム、Ｂシス
テムに対してインタフエースの役割を果たすチヤ
ネル装置である。
ここで、チヤネル装置１１，１２の内部構成
は、相等しいものであつて、２１，４１は、マイ
クロプロセツサ（μP）、２２，４２は、チヤネル
制御レジスタ、２３，４３は、マイクロプロセツ
サバス、２４，４４は、マイクロプロセツサ用メ
モリである。また、２５，４５は、DMA制御回
路、２６，４６は、DMA回路、２７，３７は回
線制御回路、２８，４８は回線インタフエース回
路である。そして６０は、両チヤネル装置、１
１，１２間の通信回線である。
は、相等しいものであつて、２１，４１は、マイ
クロプロセツサ（μP）、２２，４２は、チヤネル
制御レジスタ、２３，４３は、マイクロプロセツ
サバス、２４，４４は、マイクロプロセツサ用メ
モリである。また、２５，４５は、DMA制御回
路、２６，４６は、DMA回路、２７，３７は回
線制御回路、２８，４８は回線インタフエース回
路である。そして６０は、両チヤネル装置、１
１，１２間の通信回線である。
このような構成の通信装置を介して、例えば、
ＡシステムからＢシステムへデータを転送しよう
とする場合には、次のような手順に従つて、デー
タ伝送が行われる。
ＡシステムからＢシステムへデータを転送しよう
とする場合には、次のような手順に従つて、デー
タ伝送が行われる。
まず、CPU１が転送すべきデータが格納され
たメモリ２のメモリアドレス、転送バイト数、Ｂ
システムへの転送を要求するコマンド、そしてそ
の他の必要な情報をチヤネル制御レジスタ２２に
設定すると、この設定により割込みがマイクロプ
ロセツサ２１に通知され、マイクロプロセツサ２
１は、Ｂシステムのチヤネル装置１２のマイクロ
プロセツサ４１との通信のために、回線リンク確
立処理として回線制御回路２７を制御して所定の
処理を行う。
たメモリ２のメモリアドレス、転送バイト数、Ｂ
システムへの転送を要求するコマンド、そしてそ
の他の必要な情報をチヤネル制御レジスタ２２に
設定すると、この設定により割込みがマイクロプ
ロセツサ２１に通知され、マイクロプロセツサ２
１は、Ｂシステムのチヤネル装置１２のマイクロ
プロセツサ４１との通信のために、回線リンク確
立処理として回線制御回路２７を制御して所定の
処理を行う。
ここで、回線制御回路２７は、対向する回線制
御回路４７にはたらきかけてリンクが確立する
と、規定された通信プロトコルに従つて、マイク
ロプロセツサ２１とマイクロプロセツサ４１との
間において、データ転送がなされる。
御回路４７にはたらきかけてリンクが確立する
と、規定された通信プロトコルに従つて、マイク
ロプロセツサ２１とマイクロプロセツサ４１との
間において、データ転送がなされる。
さて、マイクロプロセツサ２１によりデータ転
送要求を受けたマイクロプロセツサ４１は、
CPU４に割込みを上げて、Ａシステムからデー
タ転送要求があることを通知する。
送要求を受けたマイクロプロセツサ４１は、
CPU４に割込みを上げて、Ａシステムからデー
タ転送要求があることを通知する。
この通知を受けたCPU４は、データを受信す
べきメモリ５のメモリアドレス、データ転送を許
可するコマンド、そして必要に応じて、その転送
バイト数からなる情報をチヤネル制御レジスタ４
２に設定する。
べきメモリ５のメモリアドレス、データ転送を許
可するコマンド、そして必要に応じて、その転送
バイト数からなる情報をチヤネル制御レジスタ４
２に設定する。
この設定を認知したマイクロプロセツサ４１
は、これらの情報に基づき、DMA制御回路４５
をセツトアツプするとともに、これに起動をかけ
て、さらにデータ転送の準備完了を回線６０を経
由してマイクロプロセツサ２１に通知する。
は、これらの情報に基づき、DMA制御回路４５
をセツトアツプするとともに、これに起動をかけ
て、さらにデータ転送の準備完了を回線６０を経
由してマイクロプロセツサ２１に通知する。
マイクロプロセツサ２１は、マイクロプロセツ
サ間通信のための回線リンクを解除し、今度は、
チヤネル装置１１，１２間のDMA転送のための
回線制御を回線制御回路２７に要求するととに、
チヤネル制御レジスタ２２に設定された情報をも
とに、DMA制御回路２５をセツトアツプし、
DMA転送処理を起動する。
サ間通信のための回線リンクを解除し、今度は、
チヤネル装置１１，１２間のDMA転送のための
回線制御を回線制御回路２７に要求するととに、
チヤネル制御レジスタ２２に設定された情報をも
とに、DMA制御回路２５をセツトアツプし、
DMA転送処理を起動する。
その結果、メモリ２よりDMA回路２６を介し
て順次読出されるデータは、回線制御回路２７，
４７により規定された通信プロトコルで転送処理
され、DMA回路４６を介して、メモリ５に格納
されて行く。
て順次読出されるデータは、回線制御回路２７，
４７により規定された通信プロトコルで転送処理
され、DMA回路４６を介して、メモリ５に格納
されて行く。
このようにして、ＡシステムとＢシステムとの
間でデータ転送が実行されるものである。
間でデータ転送が実行されるものである。
以上の説明においては、ＡシステムとＢシステ
ムとCPUの間で同期をとつてデータ転送を行う
場合であるが、ＡシステムのCPU１が、相手シ
ステムの転送データ格納メモリアドレスも含め
て、他の情報とともにチヤネル制御レジスタ２２
にデータを設定してやれば、Ｂシステムのチヤネ
ル装置１２は、CPU４とのやり取りなしで、直
接転送データをメモリ５の指定された領域に格納
することも可能である。
ムとCPUの間で同期をとつてデータ転送を行う
場合であるが、ＡシステムのCPU１が、相手シ
ステムの転送データ格納メモリアドレスも含め
て、他の情報とともにチヤネル制御レジスタ２２
にデータを設定してやれば、Ｂシステムのチヤネ
ル装置１２は、CPU４とのやり取りなしで、直
接転送データをメモリ５の指定された領域に格納
することも可能である。
このような従来の計算機間のデータ転送システ
ムにあつては、以下のような問題点がある。
ムにあつては、以下のような問題点がある。
Ａシステム、Ｂシステムの両システム間のデ
ータ転送に先立つて、両チヤネル装置のマイク
ロプロセツサ間で通信を行う必要があること。
しかもその通信が複雑な通信制御手順を要する
回線を介して行われること。これらのことか
ら、データ転送のためのオーバーヘツドが大き
くなり、計算機間通信のスループツトが低いも
のとなる。
ータ転送に先立つて、両チヤネル装置のマイク
ロプロセツサ間で通信を行う必要があること。
しかもその通信が複雑な通信制御手順を要する
回線を介して行われること。これらのことか
ら、データ転送のためのオーバーヘツドが大き
くなり、計算機間通信のスループツトが低いも
のとなる。
回線制御のためのハードウエア、ソフトウエ
アが複雑なものとなる。
アが複雑なものとなる。
この発明は、このような従来技術の問題点にか
んがみてなされたものであつて、このような従来
技術の問題点を解決するとともに、その装置の構
成が簡単であつて、オーバーヘツドが少なく、効
率のよい計算機間通信が行える計算機間のデータ
転送システムを提供することを目的とする。
んがみてなされたものであつて、このような従来
技術の問題点を解決するとともに、その装置の構
成が簡単であつて、オーバーヘツドが少なく、効
率のよい計算機間通信が行える計算機間のデータ
転送システムを提供することを目的とする。
前記問題点を解決し、このような目的を達成す
るためのこの発明における手段は、計算機間のデ
ータ転送システムにおいて、マイクロプロセツサ
を搭載したチヤネル装置をいずれか一方の計算機
システムのチヤネル装置として設けて、マイクロ
プロセツサを有する主チヤネル装置内のマイクロ
プセツサバスと相手方の副チヤネル装置内の拡張
バスとをチヤネル装置間拡張バスを介して連結可
能に構成してマイクロプロセツサバスを前記副チ
ヤネル装置内まで拡張することによりマイクロプ
ロセツサバスのアドレス空間をデータ転送の相手
方のチヤネル装置まで拡張し、計算機間でデータ
転送を行うときには、それぞれのチヤネル装置の
チヤネル制御情報部記憶部及びDMA転送制御部
を前記拡張されたマイクロプロセツサバスに結合
させ、当該拡張されたマイクロプロセツサバスが
前記チヤネル装置間のDMA転送バスとして使用
されることを特徴とするものである。
るためのこの発明における手段は、計算機間のデ
ータ転送システムにおいて、マイクロプロセツサ
を搭載したチヤネル装置をいずれか一方の計算機
システムのチヤネル装置として設けて、マイクロ
プロセツサを有する主チヤネル装置内のマイクロ
プセツサバスと相手方の副チヤネル装置内の拡張
バスとをチヤネル装置間拡張バスを介して連結可
能に構成してマイクロプロセツサバスを前記副チ
ヤネル装置内まで拡張することによりマイクロプ
ロセツサバスのアドレス空間をデータ転送の相手
方のチヤネル装置まで拡張し、計算機間でデータ
転送を行うときには、それぞれのチヤネル装置の
チヤネル制御情報部記憶部及びDMA転送制御部
を前記拡張されたマイクロプロセツサバスに結合
させ、当該拡張されたマイクロプロセツサバスが
前記チヤネル装置間のDMA転送バスとして使用
されることを特徴とするものである。
以上のように構成することにより、対向するチ
ヤネル装置が密に結合された形となり、マイクロ
プロセツサは、両チヤネル装置内のメモリ、レジ
スタ等のスレーブを相等しくアクセスでき、これ
らチヤネル装置を一括管理することが可能とな
る。
ヤネル装置が密に結合された形となり、マイクロ
プロセツサは、両チヤネル装置内のメモリ、レジ
スタ等のスレーブを相等しくアクセスでき、これ
らチヤネル装置を一括管理することが可能とな
る。
その結果、計算機間のデータ転送システムにお
ける通信制御手段が非常に簡単となり、オーバー
ヘツドが少なく、スループツトの高いデータ転送
が行えるものである。
ける通信制御手段が非常に簡単となり、オーバー
ヘツドが少なく、スループツトの高いデータ転送
が行えるものである。
しかも、マイクロプロセツサが１つで済み、両
チヤネル装置とも簡単なハードウエアで実現でき
るので、システム全体が簡単なものとなる。
チヤネル装置とも簡単なハードウエアで実現でき
るので、システム全体が簡単なものとなる。
また、マイクロプロセツサは、例えば相手シス
テムの状態のセンスや状態のコントロールという
ようなデータ通信以外の処理も容易に使用できる
ことになり、多種多様な処理を実現することがで
きる。
テムの状態のセンスや状態のコントロールという
ようなデータ通信以外の処理も容易に使用できる
ことになり、多種多様な処理を実現することがで
きる。
以下、この発明の一実施例について図面を用い
て説明する。
て説明する。
第１図は、この発明の適用した一実施例の計算
機間のデータ転送システムのブロツク図である。
なお、第２図と同一のものは、同一の符号で示
す。
機間のデータ転送システムのブロツク図である。
なお、第２図と同一のものは、同一の符号で示
す。
図に見る計算機間のデータ転送システムは、自
己の計算機システムに主チヤネル装置１３を有
し、その通信相手方としての計算機システムに副
チヤネル装置１４を有していて、これら主チヤネ
ル装置１３及び副チヤネル装置１４は、チヤネル
装置間拡張バス３５にて接続されている。
己の計算機システムに主チヤネル装置１３を有
し、その通信相手方としての計算機システムに副
チヤネル装置１４を有していて、これら主チヤネ
ル装置１３及び副チヤネル装置１４は、チヤネル
装置間拡張バス３５にて接続されている。
ここで、主チヤネル装置１３には、バス拡張制
御回路３０と、バスコントローラ３１、バスマス
タ切換回路３２とが設けられていて、副チヤネル
装置１４には、バススレーブ切換制御回路３３
と、バススレーブ切換回路３４、副チヤネル装置
内拡張バス３６とがそれぞれ設けられている。そ
してマイクロプロセツサバス２３は、バスマスタ
切換回路３２を介して、チヤネル装置間拡張バス
３５、副チヤネル装置内拡張バス３６に接続され
て、このバスの範囲が拡張される。
御回路３０と、バスコントローラ３１、バスマス
タ切換回路３２とが設けられていて、副チヤネル
装置１４には、バススレーブ切換制御回路３３
と、バススレーブ切換回路３４、副チヤネル装置
内拡張バス３６とがそれぞれ設けられている。そ
してマイクロプロセツサバス２３は、バスマスタ
切換回路３２を介して、チヤネル装置間拡張バス
３５、副チヤネル装置内拡張バス３６に接続され
て、このバスの範囲が拡張される。
その結果、副チヤネル装置１４側のチヤネル制
御レジスタ４２やDMA制御回路４５に含まれる
制御レジスタなどは、マイクロプロセツサバス２
３のアドレス空間上にマツピングすることができ
る。したがつて、マイクロプロセツサ２１からみ
て、これらはスレーブとなつている。
御レジスタ４２やDMA制御回路４５に含まれる
制御レジスタなどは、マイクロプロセツサバス２
３のアドレス空間上にマツピングすることができ
る。したがつて、マイクロプロセツサ２１からみ
て、これらはスレーブとなつている。
さて、マイクロプロセツサ２１が副チヤネル装
置１４の制御レジスタ４２をアクセスしようとし
た場合、バス拡張制御部３０は、そのアドレスを
判定して、バスコントローラ３１に拡張バス３５
の使用要求をする。
置１４の制御レジスタ４２をアクセスしようとし
た場合、バス拡張制御部３０は、そのアドレスを
判定して、バスコントローラ３１に拡張バス３５
の使用要求をする。
バスコントローラ３１は、DMA転送のため
に、拡張バス３５が使用されていないことを確認
した後、バスマスタ切換回路３２を制御し、マイ
クロプロセツサバス２３と拡張バス３５とを結合
させて、マイクロプロセツサ２１に拡張バス３５
を開放する。
に、拡張バス３５が使用されていないことを確認
した後、バスマスタ切換回路３２を制御し、マイ
クロプロセツサバス２３と拡張バス３５とを結合
させて、マイクロプロセツサ２１に拡張バス３５
を開放する。
次に、マイクロプロセツサ２１は、プログラム
モードの転送制御信号を拡張バス３５を介してチ
ヤネル装置１４に送出する。バススレープ切換制
御回路３３は、マイクロプロセツサ２１からのプ
ログラムモードの転送制御信号を拡張バス３５よ
り受信すると、バススレーブ切換回路３４に制御
信号を送出して、拡張バス３５と副チヤネル装置
内拡張バス３６とを結合する制御をする。
モードの転送制御信号を拡張バス３５を介してチ
ヤネル装置１４に送出する。バススレープ切換制
御回路３３は、マイクロプロセツサ２１からのプ
ログラムモードの転送制御信号を拡張バス３５よ
り受信すると、バススレーブ切換回路３４に制御
信号を送出して、拡張バス３５と副チヤネル装置
内拡張バス３６とを結合する制御をする。
こうして、マイクロプロセツサ２１は、主チヤ
ネル装置内のメモリ或いはレジスタ等（スレーブ
となる回路）をアクセスするのと全く同様に、通
常のプログラムモードで副チヤネル装置１４側の
チヤネル制御レジスタ４２やDMA制御回路４５
をアクセスできる。
ネル装置内のメモリ或いはレジスタ等（スレーブ
となる回路）をアクセスするのと全く同様に、通
常のプログラムモードで副チヤネル装置１４側の
チヤネル制御レジスタ４２やDMA制御回路４５
をアクセスできる。
なお、このようにして結合された拡張バスを経
由してのアクセスに際しては、マイクロプロセツ
サ２１とスレーブ間でハンドシエークモードによ
りデータの転送制御が行われる。
由してのアクセスに際しては、マイクロプロセツ
サ２１とスレーブ間でハンドシエークモードによ
りデータの転送制御が行われる。
ここで、マイクロプロセツサ２１がDMA制御
回路２５及びDMA制御回路４５に起動をかけ
て、主チヤネル装置１３、副チヤネル装置１４と
の間でデータをDMA転送できる状態とする。
回路２５及びDMA制御回路４５に起動をかけ
て、主チヤネル装置１３、副チヤネル装置１４と
の間でデータをDMA転送できる状態とする。
すなわち、これは、DMA回路２６又はDMA
回路４６のいずれかの回路内にデータバツフアレ
ジスタに相手チヤネル装置側への転送すべきデー
タがセツトされたときであつて、この状態で、そ
の旨がDMA制御回路２５又はDMA制御回路４
５に通知されたときには、DMA制御回路２５又
はDMA制御回路４５は、バスコントローラ３１
に対して拡張バス３５の使用を要求する。
回路４６のいずれかの回路内にデータバツフアレ
ジスタに相手チヤネル装置側への転送すべきデー
タがセツトされたときであつて、この状態で、そ
の旨がDMA制御回路２５又はDMA制御回路４
５に通知されたときには、DMA制御回路２５又
はDMA制御回路４５は、バスコントローラ３１
に対して拡張バス３５の使用を要求する。
そして、バスコントローラ３１は、マイクロプ
ロセツサ２１が拡張バス３５を使用していない
か、又は使用要求をしていないことを確認した
後、DMA転送用に拡張バス３５を開放し、バス
マスタ切換回路３２を介してDMA回路２６と拡
張バス３５とのルートを開設する。また、バスス
レーブ切換制御回路３３は、拡張バス３５からの
DMA転送制御信号を受けると、バススレーブ切
換回路３４に作用し、拡張バス３５とDMA回路
４６との間のルートを開設させる。
ロセツサ２１が拡張バス３５を使用していない
か、又は使用要求をしていないことを確認した
後、DMA転送用に拡張バス３５を開放し、バス
マスタ切換回路３２を介してDMA回路２６と拡
張バス３５とのルートを開設する。また、バスス
レーブ切換制御回路３３は、拡張バス３５からの
DMA転送制御信号を受けると、バススレーブ切
換回路３４に作用し、拡張バス３５とDMA回路
４６との間のルートを開設させる。
ここに、DMA回路２６及びDMA回路４６と
の間のDMA転送は、拡張バス３５のデータ線と
一部の制御信号線及び若干のDMA転送専用の制
御信号線を使用することで容易に実現できるもの
である。
の間のDMA転送は、拡張バス３５のデータ線と
一部の制御信号線及び若干のDMA転送専用の制
御信号線を使用することで容易に実現できるもの
である。
ところで、DMA転送方式に関しては、各種の
ものがすでに公知であるので、その詳細な説明に
ついては、ここでは割愛する。
ものがすでに公知であるので、その詳細な説明に
ついては、ここでは割愛する。
さて、バスコントローラ３１は、この実施例で
は、拡張バス３５がDMA転送用に使用されてい
る間に、マイクロプロセツサ２１より拡張バス３
５の使用要求を受けた場合、DMA転送を一時的
に中断させて、マイクロプロセツサ２１に拡張バ
スを使用させるように、バス優先制御を行うもの
とする。主・副のチヤネル装置間でDMA転送中
にでも、マイクロプロセツサ２１は、副チヤネル
装置内の拡張バス３６上のチヤネル制御レジスタ
４２などのスレーブをアクセスできるので、この
ような処理が容易となる。
は、拡張バス３５がDMA転送用に使用されてい
る間に、マイクロプロセツサ２１より拡張バス３
５の使用要求を受けた場合、DMA転送を一時的
に中断させて、マイクロプロセツサ２１に拡張バ
スを使用させるように、バス優先制御を行うもの
とする。主・副のチヤネル装置間でDMA転送中
にでも、マイクロプロセツサ２１は、副チヤネル
装置内の拡張バス３６上のチヤネル制御レジスタ
４２などのスレーブをアクセスできるので、この
ような処理が容易となる。
次に、このような計算機間のデータ転送システ
ムによつて、ＡシステムからＢシステムへデータ
を通信する場合の全体的な動作について説明す
る。
ムによつて、ＡシステムからＢシステムへデータ
を通信する場合の全体的な動作について説明す
る。
CPU１が計算機間の通信を依頼するコマンド
及びデータ転送に必要な情報をチヤネル制御レジ
スタ２２に設定すると、割込みにより、マイクロ
プロセツサ２１に通知される。
及びデータ転送に必要な情報をチヤネル制御レジ
スタ２２に設定すると、割込みにより、マイクロ
プロセツサ２１に通知される。
計算機間通信処理の依頼を認識したマイクロプ
ロセツサ２１は、通常のプログラムモードで副チ
ヤネル装置１４側をアクセスし、チヤネル制御レ
ジスタ４２を介して、ＢシステムのCPU４に割
込みを上げて、Ａシステムからデータ転送要求が
あることを通知する。
ロセツサ２１は、通常のプログラムモードで副チ
ヤネル装置１４側をアクセスし、チヤネル制御レ
ジスタ４２を介して、ＢシステムのCPU４に割
込みを上げて、Ａシステムからデータ転送要求が
あることを通知する。
これを受けたCPU４は、データ転送要求に応
答するコマンド、その他の転送に必要な情報をチ
ヤネル制御レジスタ４２に設定すると、拡張バス
３５内に設けられた割込み要求線を経由して、マ
イクロプロセツサ２１に割込みが上がり、マイク
ロプロセツサ２１は、チヤネル制御レジスタ４２
に設定されたその転送指令情報を読出す。
答するコマンド、その他の転送に必要な情報をチ
ヤネル制御レジスタ４２に設定すると、拡張バス
３５内に設けられた割込み要求線を経由して、マ
イクロプロセツサ２１に割込みが上がり、マイク
ロプロセツサ２１は、チヤネル制御レジスタ４２
に設定されたその転送指令情報を読出す。
次に、マイクロプロセツサ２１は、CPU１に
よる転送指令情報に従つて、DMA制御回路２５
をセツトアツプして、さらに、CPU４による転
送指令情報に従つてDMA制御回路４５をセツト
アツプした後、DMA転送をスタートさせる。
よる転送指令情報に従つて、DMA制御回路２５
をセツトアツプして、さらに、CPU４による転
送指令情報に従つてDMA制御回路４５をセツト
アツプした後、DMA転送をスタートさせる。
その結果、DMA制御回路２５の制御のもと
に、DMA回路２６がメモリ２からデータを読出
して、そのリードデータをDMA回路２６のイン
プツトデータバツフアレジスタ内に取込むたび
に、DMA制御回路２５は、バスコントローラ３
１に対して拡張バス３５の使用を要求し、それが
許可されると、拡張バス３５のデータ線及びマイ
クロプロセツサバス相等のもの以外に追加された
DMA転送制御線を使用して、両チヤネル装置の
DMA転送制御部間でデータ転送の制御を行う。
に、DMA回路２６がメモリ２からデータを読出
して、そのリードデータをDMA回路２６のイン
プツトデータバツフアレジスタ内に取込むたび
に、DMA制御回路２５は、バスコントローラ３
１に対して拡張バス３５の使用を要求し、それが
許可されると、拡張バス３５のデータ線及びマイ
クロプロセツサバス相等のもの以外に追加された
DMA転送制御線を使用して、両チヤネル装置の
DMA転送制御部間でデータ転送の制御を行う。
DMA回路４６は、主チヤネル装置１３側から
送出されるデータをそのアウトプツトデータバツ
フアレジスタに取込み、DMA制御回路４５の制
御のもとに、このデータをメモリ５に格納して行
く。
送出されるデータをそのアウトプツトデータバツ
フアレジスタに取込み、DMA制御回路４５の制
御のもとに、このデータをメモリ５に格納して行
く。
以上の実施例においては、主・副チヤネル装置
間のDMA転送制御に関しては、データ転送路が
回線用のものではなく、マイクロプロセツサバス
の拡張バスであるという点を除いて、従来技術に
よるものと相違はない。
間のDMA転送制御に関しては、データ転送路が
回線用のものではなく、マイクロプロセツサバス
の拡張バスであるという点を除いて、従来技術に
よるものと相違はない。
このようにしてＢシステムのCPU４は、自シ
ステムのメモリ５をアクセスして転送されたデー
タを受取ることができる。
ステムのメモリ５をアクセスして転送されたデー
タを受取ることができる。
以上は、ＡシステムからＢシステムに対してデ
ータ転送を行う場合であるが、ＢシステムからＡ
システムに対してデータ伝送を行う場合について
次に説明すると、マイクロプロセツサ２１は、副
チヤネル装置１４内のチヤネル制御レジスタ４２
やDMA制御回路４５等へのアクセスを自チヤネ
ル装置１３内のチヤネル制御レジスタ２２や
DMA制御回路２５をアクセスする場合と同様に
行えるので、そのデータ通信手順に関しても同様
な処理で実行することができる。
ータ転送を行う場合であるが、ＢシステムからＡ
システムに対してデータ伝送を行う場合について
次に説明すると、マイクロプロセツサ２１は、副
チヤネル装置１４内のチヤネル制御レジスタ４２
やDMA制御回路４５等へのアクセスを自チヤネ
ル装置１３内のチヤネル制御レジスタ２２や
DMA制御回路２５をアクセスする場合と同様に
行えるので、そのデータ通信手順に関しても同様
な処理で実行することができる。
すなわち、CPU４が計算機間の通信を依頼す
るコマンド及びデータ転送に必要な情報をチヤネ
ル制御レジスタ４２に設定すると、拡張バス３５
を介して割込みにより、マイクロプロセツサ２１
に通知される。
るコマンド及びデータ転送に必要な情報をチヤネ
ル制御レジスタ４２に設定すると、拡張バス３５
を介して割込みにより、マイクロプロセツサ２１
に通知される。
計算機間通信処理の依頼を認識したマイクロプ
ロセツサ２１は、Ｂシステムからのデータ転送要
求があることをCPU１に通知する。
ロセツサ２１は、Ｂシステムからのデータ転送要
求があることをCPU１に通知する。
これを受けたCPU１は、データ転送要求に応
答するコマンド、その他の転送に必要な情報をチ
ヤネル制御レジスタ２２に設定する。ここでマイ
クロプロセツサ２１に割込みが上がり、マイクロ
プロセツサ２１は、チヤネル制御レジスタ２２に
設定されたその転送指令情報を読出す。
答するコマンド、その他の転送に必要な情報をチ
ヤネル制御レジスタ２２に設定する。ここでマイ
クロプロセツサ２１に割込みが上がり、マイクロ
プロセツサ２１は、チヤネル制御レジスタ２２に
設定されたその転送指令情報を読出す。
以下、前述と同様な処理によりＢシステムから
Ａシステムに所定のデータが転送される。
Ａシステムに所定のデータが転送される。
なお、ＢシステムからＡシステムへのデータの
転送は、このようなマイクロプロセツサ２１への
割込み処理によることなく、マイクロプロセツサ
２１がチヤネル制御レジスタ４２を定期的にポー
リングして、その要求があるか否かを判定しても
よい。
転送は、このようなマイクロプロセツサ２１への
割込み処理によることなく、マイクロプロセツサ
２１がチヤネル制御レジスタ４２を定期的にポー
リングして、その要求があるか否かを判定しても
よい。
したがつて、ＡシステムのCPU１の主導のも
とに、ＡシステムがＢシステムより通信データを
受け取る場合においても同様な処理により行うこ
とができる。
とに、ＡシステムがＢシステムより通信データを
受け取る場合においても同様な処理により行うこ
とができる。
さらに、どちらかのシステムのCPUが相手の
システムのCPUへの通知なしに（相手CPUとの
同期をとらずに）直接、相手システムのメモリと
の間でデータ転送を行う場合にも、自システムの
チヤネル装置のチヤネル制御レジスタへ転送指令
情報として、その旨のコマンドと、相手システム
のメモリアドレスを含ませれば、主・副チヤネル
装置１３，１４は、何等の問題なく、その処理を
実行できる。
システムのCPUへの通知なしに（相手CPUとの
同期をとらずに）直接、相手システムのメモリと
の間でデータ転送を行う場合にも、自システムの
チヤネル装置のチヤネル制御レジスタへ転送指令
情報として、その旨のコマンドと、相手システム
のメモリアドレスを含ませれば、主・副チヤネル
装置１３，１４は、何等の問題なく、その処理を
実行できる。
ここで、チヤネル制御レジスタは、レジスタに
限定されるものではなく、データ転送のためのコ
マンド等の制御情報を記憶できるものであればよ
い。したがつて、メモリの一部等が使用されても
よく、これはどのような記憶装置であつてもよ
い。
限定されるものではなく、データ転送のためのコ
マンド等の制御情報を記憶できるものであればよ
い。したがつて、メモリの一部等が使用されても
よく、これはどのような記憶装置であつてもよ
い。
また、実施例では、ＡシステムとＢシステムの
２つのシステムの間のデータ転送を例に挙げて説
明しているが、他の計算機とも同様なシステムで
データの転送ができるものであつて、複数の計算
機の間でこのようなシステムを適用できることは
もちろんである。
２つのシステムの間のデータ転送を例に挙げて説
明しているが、他の計算機とも同様なシステムで
データの転送ができるものであつて、複数の計算
機の間でこのようなシステムを適用できることは
もちろんである。
またさらに、計算機間でデータの転送を行うと
きには前記拡張されたマイクロプロセツサバスが
主チヤネル装置と副チヤネル装置との間のDMA
転送バスとして時分割で使用されることも可能で
ある。
きには前記拡張されたマイクロプロセツサバスが
主チヤネル装置と副チヤネル装置との間のDMA
転送バスとして時分割で使用されることも可能で
ある。
このように、この発明にあつては、各々の計算
機システムにインタフエースとして作用するマイ
クロプロセツサを搭載したチヤネル装置をいずれ
か一方の計算機シスチムのチヤネル装置として設
けて、このマイクロプロセツサを有する主チヤネ
ル装置内のマイクロプセツサバスと相手方の副チ
ヤネル装置内の拡張バスとをチヤネル装置間拡張
バスを介して連結可能に構成してマイクロプロセ
ツサバスを前記副チヤネル装置内まで拡張するこ
とによりマイクロプロセツサバスのアドレス空間
をデータ転送の相手方のチヤネル装置まで拡張
し、計算機間でデータ転送を行うときには、それ
ぞれのチヤネル装置のチヤネル制御情報部記憶部
及びDMA転送制御部を前記拡張されたマイクロ
プロセツサバスに結合させ、当該拡張されたマイ
クロプロセツサバスを前記チヤネル装置間の
DMA転送バスとして使用するようにしているの
で、対向するチヤネル装置が密に結合された形と
なり、マイクロプロセツサは、両チヤネル装置内
のスレーブを相等しくアクセスでき、これらチヤ
ネル装置を一括管理することが可能となる。
機システムにインタフエースとして作用するマイ
クロプロセツサを搭載したチヤネル装置をいずれ
か一方の計算機シスチムのチヤネル装置として設
けて、このマイクロプロセツサを有する主チヤネ
ル装置内のマイクロプセツサバスと相手方の副チ
ヤネル装置内の拡張バスとをチヤネル装置間拡張
バスを介して連結可能に構成してマイクロプロセ
ツサバスを前記副チヤネル装置内まで拡張するこ
とによりマイクロプロセツサバスのアドレス空間
をデータ転送の相手方のチヤネル装置まで拡張
し、計算機間でデータ転送を行うときには、それ
ぞれのチヤネル装置のチヤネル制御情報部記憶部
及びDMA転送制御部を前記拡張されたマイクロ
プロセツサバスに結合させ、当該拡張されたマイ
クロプロセツサバスを前記チヤネル装置間の
DMA転送バスとして使用するようにしているの
で、対向するチヤネル装置が密に結合された形と
なり、マイクロプロセツサは、両チヤネル装置内
のスレーブを相等しくアクセスでき、これらチヤ
ネル装置を一括管理することが可能となる。
その結果、計算機間のデータ転送システムにお
ける通信制御手順が非常に簡単となり、オーバー
ヘツドが少なく、スループツトの高いデータ転送
が行えるものである。
ける通信制御手順が非常に簡単となり、オーバー
ヘツドが少なく、スループツトの高いデータ転送
が行えるものである。
しかも、マイクロプロセツサが１つで済み、両
チヤネル装置とも簡単なハードウエアで実現でき
るので、システム全体が簡単なものとなる。
チヤネル装置とも簡単なハードウエアで実現でき
るので、システム全体が簡単なものとなる。
また、マイクロプロセツサは、例えば相手シス
テムの状態のセンスや状態のコントロールという
ようなデータ通信以外の処理も容易に行えること
になり、多種多様な処理を実現することもできる
ものである。
テムの状態のセンスや状態のコントロールという
ようなデータ通信以外の処理も容易に行えること
になり、多種多様な処理を実現することもできる
ものである。
第１図は、この発明を適用した一実施例の計算
機間のデータ転送システムのブロツク図、第２図
は、従来の計算機間のデータ転送システムのブロ
ツク図である。 １，４……中央処理装置、（CPU）、２，５，
２４，４４……メモリ、３，６……共通バス、１
１，１２……チヤネル装置、１３……主チヤネル
装置、１４……副チヤネル装置、２１，２３……
マイクロプロセツサ、２２，４２……チヤネル制
御レジスタ、２５，４５……DMA制御回路、２
６，４６……DMA回路、２７……回線制御回
路、２８……回線インタフエース、３０……バス
拡張制御回路、３１……バスコントローラ、３２
……バスマスタ切換回路、３３……バススレーブ
切換回路、３４……バススレーブ切換回路、３５
……チヤネル装置間拡張バス、３６……副チヤネ
ル装置内拡張バス。
機間のデータ転送システムのブロツク図、第２図
は、従来の計算機間のデータ転送システムのブロ
ツク図である。 １，４……中央処理装置、（CPU）、２，５，
２４，４４……メモリ、３，６……共通バス、１
１，１２……チヤネル装置、１３……主チヤネル
装置、１４……副チヤネル装置、２１，２３……
マイクロプロセツサ、２２，４２……チヤネル制
御レジスタ、２５，４５……DMA制御回路、２
６，４６……DMA回路、２７……回線制御回
路、２８……回線インタフエース、３０……バス
拡張制御回路、３１……バスコントローラ、３２
……バスマスタ切換回路、３３……バススレーブ
切換回路、３４……バススレーブ切換回路、３５
……チヤネル装置間拡張バス、３６……副チヤネ
ル装置内拡張バス。
Claims (1)
- 【特許請求の範囲】 １ 計算機間のデータ転送システムにおいて、マ
イクロプロセツサを搭載したチヤネル装置をいず
れか一方の計算機システムのチヤネル装置として
設けて、マイクロプロセツサを有する主チヤネル
装置内のマイクロプロセツサバスと相手方の副チ
ヤネル装置内の拡張バスとをチヤネル装置間拡張
バスを介して連結可能に構成してマイクロプロセ
ツサバスを前記副チヤネル装置内まで拡張するこ
とによりマイクロプロセツサバスのアドレス空間
をデータ転送の相手方のチヤネル装置まで拡張
し、計算機間でデータ転送を行うときには、それ
ぞれのチヤネル装置のチヤネル制御情報部記憶部
及びDMA転送制御部を前記拡張されたマイクロ
プロセツサバスに結合させ、当該拡張されたマイ
クロプロセツサバスが前記チヤネル装置間の
DMA転送バスとして使用されることを特徴とす
る計算機間のデータ転送システム。 ２ 前記主チヤネル装置と副チヤネル装置とがマ
イクロプロセツサで一括管理され、計算機間でデ
ータの転送を行うときに前記拡張されたマイクロ
プロセツサバスが前記チヤネル装置と副チヤネル
装置との間のDMA転送バスとして時分割で使用
されることを特徴とする特許請求の範囲第１項記
載の計算機間のデータ転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132408A JPS6111874A (ja) | 1984-06-27 | 1984-06-27 | 計算機間のデ−タ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132408A JPS6111874A (ja) | 1984-06-27 | 1984-06-27 | 計算機間のデ−タ転送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6111874A JPS6111874A (ja) | 1986-01-20 |
| JPH0236016B2 true JPH0236016B2 (ja) | 1990-08-15 |
Family
ID=15080687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132408A Granted JPS6111874A (ja) | 1984-06-27 | 1984-06-27 | 計算機間のデ−タ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6111874A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031492A (ja) * | 1983-07-27 | 1985-02-18 | フジテック株式会社 | マンコンベアのハンドレ−ル支持案内装置 |
| JP5542787B2 (ja) * | 2011-12-08 | 2014-07-09 | シャープ株式会社 | 画像形成装置 |
-
1984
- 1984-06-27 JP JP59132408A patent/JPS6111874A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6111874A (ja) | 1986-01-20 |
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