JPH039177Y2 - - Google Patents
Info
- Publication number
- JPH039177Y2 JPH039177Y2 JP1984081007U JP8100784U JPH039177Y2 JP H039177 Y2 JPH039177 Y2 JP H039177Y2 JP 1984081007 U JP1984081007 U JP 1984081007U JP 8100784 U JP8100784 U JP 8100784U JP H039177 Y2 JPH039177 Y2 JP H039177Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control circuit
- circuit
- output
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Rotational Drive Of Disk (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案はFDD（フロツピイデイスクドライブ）
のドライブモータのON／OFF制御に関する。
のドライブモータのON／OFF制御に関する。
最近のパーソナルコンピユータにおいて、本体
内に数台のFDDを内蔵するものが少くない。
内に数台のFDDを内蔵するものが少くない。
各FDDはフロツピイデイスクを回転駆動する
ためのドライブモータ（以下モータという）を備
えている。
ためのドライブモータ（以下モータという）を備
えている。
初期の項には、数台のFDDモータは同時に
ON／OFFされる簡単なものであつたが、最近で
はそれ等を個々独立にON／OFF制御するように
なつた。
ON／OFFされる簡単なものであつたが、最近で
はそれ等を個々独立にON／OFF制御するように
なつた。
このような各モータの個別制御は、従来FDU
（フロツピイデイスクユニツト）内のCPU又はパ
ーソナルコンピユータ本体のCPUがプログラム
に従つて主クロツク信号を計数することによつて
行つており、これはCPUに負担をかけることに
なつていた。
（フロツピイデイスクユニツト）内のCPU又はパ
ーソナルコンピユータ本体のCPUがプログラム
に従つて主クロツク信号を計数することによつて
行つており、これはCPUに負担をかけることに
なつていた。
本考案は上記のCPUの負担を除去する、簡単
な回路構成のFDDモータコントロール回路を提
供することを目的とする。
な回路構成のFDDモータコントロール回路を提
供することを目的とする。
本考案によるFDDモータコントロール回路は、
フロツピイデイスクコントローラのチツプセレク
ト信号に応答して低電圧レベル（“Ｌ”）の信号を
出力すると同時にデイスプレイの垂直同期信号の
計数を開始し、既定の計数値に達したとき上記の
出力信号レベルを高電圧レベル（“Ｈ”）に変化す
る制御回路と、 個々のFDDモータに対するON又はOFFのプリ
セツト信号に外じてそれぞれ“Ｌ”又は“Ｈ”の
信号を出力するラツチ回路と、 制御回路の出力と各ラツチ回路の出力の各論理
和を求め、それぞれ対応するモータのON／OFF
回路へ供給するOR回路とを備え、OFFにプリセ
ツトされた前記FDDドライブモータに対しては
前記制御回路の出力レベルに関係なくOFF信号
を供給し、ONにプリセツトされた前記FDDドラ
イブモータに対しては前記制御回路のON／OFF
制御信号を供給する。
フロツピイデイスクコントローラのチツプセレク
ト信号に応答して低電圧レベル（“Ｌ”）の信号を
出力すると同時にデイスプレイの垂直同期信号の
計数を開始し、既定の計数値に達したとき上記の
出力信号レベルを高電圧レベル（“Ｈ”）に変化す
る制御回路と、 個々のFDDモータに対するON又はOFFのプリ
セツト信号に外じてそれぞれ“Ｌ”又は“Ｈ”の
信号を出力するラツチ回路と、 制御回路の出力と各ラツチ回路の出力の各論理
和を求め、それぞれ対応するモータのON／OFF
回路へ供給するOR回路とを備え、OFFにプリセ
ツトされた前記FDDドライブモータに対しては
前記制御回路の出力レベルに関係なくOFF信号
を供給し、ONにプリセツトされた前記FDDドラ
イブモータに対しては前記制御回路のON／OFF
制御信号を供給する。
上記の構成によるFDDモータコントロール回
路において、各モータのON／OFFは、各OR回
路の出力信号レベルによつて制御される。各OR
回路の一方の入力は共通に制御回路の出力信号が
与えられ、他方の入力は対応するモータをONに
するかOFFにするかによつて反対レベルを有す
る信号である。その結果各OR回路は、OFFにプ
リセツトされたモータに対しては制御回路の出力
レベルに関係なくOFF信号を供給し、ONにプリ
セツトされたモータに対しては制御回路の出力信
号すなわちON／OFF制御信号を供給する。
路において、各モータのON／OFFは、各OR回
路の出力信号レベルによつて制御される。各OR
回路の一方の入力は共通に制御回路の出力信号が
与えられ、他方の入力は対応するモータをONに
するかOFFにするかによつて反対レベルを有す
る信号である。その結果各OR回路は、OFFにプ
リセツトされたモータに対しては制御回路の出力
レベルに関係なくOFF信号を供給し、ONにプリ
セツトされたモータに対しては制御回路の出力信
号すなわちON／OFF制御信号を供給する。
以下、本考案の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
第１図は本考案によるFDDモータコントロー
ル回路の一実施例を示す回路図である。
ル回路の一実施例を示す回路図である。
第１図において１は例えば4096段のカウンタ、
２はコントロール回路、３はラツチ回路であるフ
リツプフロツプ、４はOR回路、５はインバータ
である。
２はコントロール回路、３はラツチ回路であるフ
リツプフロツプ、４はOR回路、５はインバータ
である。
端子Ｂにはデイスプレイの垂直同期信号出力を
接続する。端子Ｂはカウンタ１のクロツク入力端
子CLKに接続される。
接続する。端子Ｂはカウンタ１のクロツク入力端
子CLKに接続される。
端子Ｃにはフロツピーデイスクコントローラ」
（以下FDCという）のチツプセレクト信号出力を
接続する。チツプセレクト信号はFDDを使用す
るときに低レベル（“Ｌ”）となり使用しない場合
高レベル（“Ｈ”）となる。端子Ｃはカウンタ１の
クリア端子CLRならびにコントロール回路２の
クリア端子CLRに接続される。
（以下FDCという）のチツプセレクト信号出力を
接続する。チツプセレクト信号はFDDを使用す
るときに低レベル（“Ｌ”）となり使用しない場合
高レベル（“Ｈ”）となる。端子Ｃはカウンタ１の
クリア端子CLRならびにコントロール回路２の
クリア端子CLRに接続される。
カウンタ１の出力端子Ｑはインバータ５を介し
てコントロール回路２のクロツク入力端子CLK
に接続される。コントロール回路２のＤ入力端子
には抵抗器Ｒを介して端子Ｅが接続される。この
端子Ｅには＋５ボルトの電源を接続する。
てコントロール回路２のクロツク入力端子CLK
に接続される。コントロール回路２のＤ入力端子
には抵抗器Ｒを介して端子Ｅが接続される。この
端子Ｅには＋５ボルトの電源を接続する。
コントロール回路２のプリセツト端子は
リセツト信号を供給するＡ端子に接続する。
リセツト信号を供給するＡ端子に接続する。
コントロール回路２の出力端子ＱはOR回路４
の一方の入力４′に接続する。
の一方の入力４′に接続する。
フリツプフロツプ３の入力端子Ｄはモータ
ON／OFFプリセツト信号を供給する端子Ｆに接
続する。
ON／OFFプリセツト信号を供給する端子Ｆに接
続する。
フリツプフロツプ３の出力端子ＱはOR回路４
の他方の入力４″に接続する。
の他方の入力４″に接続する。
OR回路４の出力はFDDモータのON／OFF回
路に接続する。
路に接続する。
以下第１図の回路の動作について述べる。
まずFDDを使用する場合、端子Ｆに供給され
るプリセツト信号は“Ｌ”である。この信号はフ
リツプフロツプ３へ供給され、その結果Ｑ端子か
ら“Ｌ”信号がOR回路４の入力端子４″へ印加
される。
るプリセツト信号は“Ｌ”である。この信号はフ
リツプフロツプ３へ供給され、その結果Ｑ端子か
ら“Ｌ”信号がOR回路４の入力端子４″へ印加
される。
最初、コントロール回路２の初期設定のため端
子Ａから端子に対して“Ｈ”のリセツト信
号が供給されコントロール回路２の出力Ｑは
“Ｈ”となる。その結果OR回路４の出力は“Ｈ”
となりモータは停止状態にある。
子Ａから端子に対して“Ｈ”のリセツト信
号が供給されコントロール回路２の出力Ｑは
“Ｈ”となる。その結果OR回路４の出力は“Ｈ”
となりモータは停止状態にある。
カウンタ１のCLK端子には端子Ｂを経てデイ
スプレイの垂直同期信号が供給される。しかしそ
のCLR端子が“Ｈ”であるため、出力端子Ｑの
レベルは“Ｈ”を保持する。その結果、インバー
タ５を介してコントロール回路２の端子CLKに
供給される信号レベルは“Ｌ”を保持する。
スプレイの垂直同期信号が供給される。しかしそ
のCLR端子が“Ｈ”であるため、出力端子Ｑの
レベルは“Ｈ”を保持する。その結果、インバー
タ５を介してコントロール回路２の端子CLKに
供給される信号レベルは“Ｌ”を保持する。
いま、端子Ｃを経てFDCからチツプセレクト
信号（“Ｌ”）が供給されると、カウンタ１の
CLR端子は“Ｌ”となりカウンタ１はクリアさ
れ計数零から垂直同期信号の計数を開始する。
信号（“Ｌ”）が供給されると、カウンタ１の
CLR端子は“Ｌ”となりカウンタ１はクリアさ
れ計数零から垂直同期信号の計数を開始する。
チツプセレクト信号によつてコントロール回路
２の端子も“Ｌ”となり、初期のプリセツ
トが解除される。
２の端子も“Ｌ”となり、初期のプリセツ
トが解除される。
垂直同期信号の周期は約1/60秒であるから、カ
ウンタ１は約１分経過後にその出力Ｑが“Ｌ”か
ら“Ｈ”に変る。この“Ｈ”信号はインバータ５
を経てコントロール回路２のCLK端子の信号レ
ベルを“Ｌ”から“Ｈ”に立上らせる。コントロ
ール回路２は、端子CLKの入力信号の立上りに
よつて入力端子Ｄ（＋5V）のレベルを端子Ｑへ転
移する機能を有する。つまり、カウンタ１の出力
Ｑが“Ｈ”から“Ｌ”になるとき、コントロール
回路２の出力は“Ｈ”となり、これがOR回路の
入力４′へ供給される。前述のようにOR回路の
入力４″は“Ｌ”であるから、その出力は“Ｈ”
となる。その結果FDDモータは停止することに
なる。
ウンタ１は約１分経過後にその出力Ｑが“Ｌ”か
ら“Ｈ”に変る。この“Ｈ”信号はインバータ５
を経てコントロール回路２のCLK端子の信号レ
ベルを“Ｌ”から“Ｈ”に立上らせる。コントロ
ール回路２は、端子CLKの入力信号の立上りに
よつて入力端子Ｄ（＋5V）のレベルを端子Ｑへ転
移する機能を有する。つまり、カウンタ１の出力
Ｑが“Ｈ”から“Ｌ”になるとき、コントロール
回路２の出力は“Ｈ”となり、これがOR回路の
入力４′へ供給される。前述のようにOR回路の
入力４″は“Ｌ”であるから、その出力は“Ｈ”
となる。その結果FDDモータは停止することに
なる。
上述のように端子ＦのモータON／OFFプリセ
ツト信号が“Ｌ”のときは端子Ｃにチツプセレク
ト信号が入るとモータは始動し、約１分後に停止
する。
ツト信号が“Ｌ”のときは端子Ｃにチツプセレク
ト信号が入るとモータは始動し、約１分後に停止
する。
次に、FDDを使用しない場合端子Ｆのプリセ
ツト信号は“Ｈ”となり、OR回路４の入力端子
４″は“Ｈ”となる。その結果、OR回路４の出
力はチツプセレクト信号に関係なく“Ｈ”となる
ためモータは停止状態を保持する。
ツト信号は“Ｈ”となり、OR回路４の入力端子
４″は“Ｈ”となる。その結果、OR回路４の出
力はチツプセレクト信号に関係なく“Ｈ”となる
ためモータは停止状態を保持する。
第１図の実施例はFDDモータが一台の場合で
あるが、FDDモータがＮ台の場合には、フリツ
プフロツプ、プリセツト信号入力端子、OR回路
はそれぞれＮ個必要である。
あるが、FDDモータがＮ台の場合には、フリツ
プフロツプ、プリセツト信号入力端子、OR回路
はそれぞれＮ個必要である。
第２図はこの場合の接続を示す回路図である。
モータNo.１〜No.Ｎにそれぞれ対応してOR回路
４−１，４−２，……４−Ｎ；フリツプフロツプ
３−１，３−２，……３−Ｎ；プリセツト信号入
力端子Ｆ１，Ｆ２，……FNが設けられる。各
OR回路４−１，４−２，……４−Ｎの一方の入
力端子は共通にコントロール回路２の出力Ｑに接
続され、各他方の入力端子は同一の添番号のフリ
ツプフロツプの出力端子Ｑに接続される。各フリ
ツプフロツプの入力端子Ｄには各モータ毎にON
かOFFかを示すプリセツト信号が供給される。
チツプセレクト信号は全てのFDDを使用しない
ときは“Ｈ”、１台以上使用するときは“Ｌ”で
ある。
４−１，４−２，……４−Ｎ；フリツプフロツプ
３−１，３−２，……３−Ｎ；プリセツト信号入
力端子Ｆ１，Ｆ２，……FNが設けられる。各
OR回路４−１，４−２，……４−Ｎの一方の入
力端子は共通にコントロール回路２の出力Ｑに接
続され、各他方の入力端子は同一の添番号のフリ
ツプフロツプの出力端子Ｑに接続される。各フリ
ツプフロツプの入力端子Ｄには各モータ毎にON
かOFFかを示すプリセツト信号が供給される。
チツプセレクト信号は全てのFDDを使用しない
ときは“Ｈ”、１台以上使用するときは“Ｌ”で
ある。
各モータの制御動作は、端子Ｆ１，Ｆ２又は
FNに供給されるプリセツト信号に依存し、個々
については第１図について説明した通りである。
すなわち、プリセツト信号が“Ｌ”のモータの
ON−OFFはチツプセレクト信号に依存し、プリ
セツト信号が“Ｈ”のモータはチツプセレクト信
号に関係なくOFFのままとなる。
FNに供給されるプリセツト信号に依存し、個々
については第１図について説明した通りである。
すなわち、プリセツト信号が“Ｌ”のモータの
ON−OFFはチツプセレクト信号に依存し、プリ
セツト信号が“Ｈ”のモータはチツプセレクト信
号に関係なくOFFのままとなる。
上述の実施例において、カウンタのステツプ数
を選定することによりモータの動作時間は任意に
変化できる。
を選定することによりモータの動作時間は任意に
変化できる。
本考案によるFDDモータコントロール回路に
よつて、FDD内蔵のパーソナルコンピユータの
CPUタイムをFDDモータの制御から解放し、こ
れによつてシステム構成上の柔軟性を向上する。
よつて、FDD内蔵のパーソナルコンピユータの
CPUタイムをFDDモータの制御から解放し、こ
れによつてシステム構成上の柔軟性を向上する。
第１図は本考案の一実施例の回路図、第２図は
他の実施例の回路図である。 CTRL……制御回路、３，３−１，３−２，…
…３−Ｎ……ラツチ回路（フリツプフロツプ）、
４，４−１，４−２，……４−Ｎ……OR回路。
他の実施例の回路図である。 CTRL……制御回路、３，３−１，３−２，…
…３−Ｎ……ラツチ回路（フリツプフロツプ）、
４，４−１，４−２，……４−Ｎ……OR回路。
Claims (1)
- 【実用新案登録請求の範囲】 フロツピーデイスクコントローラのチツプセレ
クト信号に応答して低電圧レベルの信号を出力す
ると同時にデイスプレイの垂直同期信号の計数を
開始し、既定の計数値に達したとき前記出力信号
レベルを高電圧レベルへ変化する制御回路と、 FDDドライブモータのON／OFFプリセツト信
号に応じてそれぞれ低レベル又は高レベル信号を
出力するラツチ回路と、 前記制御回路およびラツチ回路の各出力の論理
和信号を前記FDDドライブモータへ供給するOR
回路とを具備し、 OFFにプリセツトされた前記FDDドライブモ
ータに対しては前記制御回路の出力レベルに関係
なるOFF信号を供給し、ONにプリセツトされた
前記FDDドライブモータに対しては前記制御回
路のON／OFF制御信号を供給することを特徴と
するFDDモータコントロール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8100784U JPS60194754U (ja) | 1984-05-31 | 1984-05-31 | Ｆｄｄモ−タコントロ−ル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8100784U JPS60194754U (ja) | 1984-05-31 | 1984-05-31 | Ｆｄｄモ−タコントロ−ル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60194754U JPS60194754U (ja) | 1985-12-25 |
| JPH039177Y2 true JPH039177Y2 (ja) | 1991-03-07 |
Family
ID=30627389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8100784U Granted JPS60194754U (ja) | 1984-05-31 | 1984-05-31 | Ｆｄｄモ−タコントロ−ル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194754U (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS565409U (ja) * | 1979-06-28 | 1981-01-19 |
-
1984
- 1984-05-31 JP JP8100784U patent/JPS60194754U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60194754U (ja) | 1985-12-25 |
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