JPH0392015A - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
- Publication number
- JPH0392015A JPH0392015A JP23000889A JP23000889A JPH0392015A JP H0392015 A JPH0392015 A JP H0392015A JP 23000889 A JP23000889 A JP 23000889A JP 23000889 A JP23000889 A JP 23000889A JP H0392015 A JPH0392015 A JP H0392015A
- Authority
- JP
- Japan
- Prior art keywords
- analog
- digital
- conversion circuit
- digital conversion
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、計測装置その他複数チャネルのアナログ・デ
ィジタル変換器を備えた装置に利用する。
ィジタル変換器を備えた装置に利用する。
本発明は、複数チャネルのうちの一つのチャネルのみを
使用するときに、空いている他のチャネルのアナログ・
ディジタル変換回路を利用して、一つのチャネルの分解
能を向上する装置に関する。
使用するときに、空いている他のチャネルのアナログ・
ディジタル変換回路を利用して、一つのチャネルの分解
能を向上する装置に関する。
複数ｍ個のチャネルを備えたアナログ・ディジタル変換
器において、 一つのチャネルのみを利用するときに、他のチャネルの
空いているアナログ・ディジタル変換回路を並列的に接
続して、 その一つのチャネルの分解能を向上するものである。
器において、 一つのチャネルのみを利用するときに、他のチャネルの
空いているアナログ・ディジタル変換回路を並列的に接
続して、 その一つのチャネルの分解能を向上するものである。
計測装置の入力回路には、複数のチャネルを同時に使用
できるように、複数のアナログ入力に対応してそれぞれ
同等の性能のアナログ・ディジタル変換回路を設けた構
或のものが広く利用されている。しかし、多くの計測で
はその複数チャネルのうちの一つのチャネルのみを利用
することになり、その間は複数チャネルのアナログ・デ
ィジタル変換回路は遊休状態にある。
できるように、複数のアナログ入力に対応してそれぞれ
同等の性能のアナログ・ディジタル変換回路を設けた構
或のものが広く利用されている。しかし、多くの計測で
はその複数チャネルのうちの一つのチャネルのみを利用
することになり、その間は複数チャネルのアナログ・デ
ィジタル変換回路は遊休状態にある。
本発明は、この遊休状態にあるアナログ・ディジタル変
換回路を利用して、利用されている一つのチャネルの分
解能を向上する回路を提供することを目的とする。
換回路を利用して、利用されている一つのチャネルの分
解能を向上する回路を提供することを目的とする。
すなわち本発明は、簡単な回路構或で分解能の高いアナ
ログ・ディジタル変換器を提供することを目的とする。
ログ・ディジタル変換器を提供することを目的とする。
本発明は、複数ｍ個（ｍは２の自然数乗）のアナログ入
力と、このｍ個のアナログ入力に対応してそれぞれ独立
のアナログ・ディジタル変換回路およびそのディジタル
出力を備えたアナログ・ディジタル変換器において、高
分解能モードへの切換手段を設け、この切換手段は、ｍ
個のアナログ入力のうちの第一の入力アナログ電圧に、
Ｖを各アナログ・ディジタル変換回路の最下位桁識別電
圧とするとき、それぞれ １ ● Ｖ ｍ なるアナログ電圧を順次加算した電圧を各アナログ・デ
ィジタル変換回路の入力とし、ｍ個のアナログ・ディジ
タル変換回路の各ディジタル出力を加算したディジクル
出力を出力とする手段を含むことを特徴とする。
力と、このｍ個のアナログ入力に対応してそれぞれ独立
のアナログ・ディジタル変換回路およびそのディジタル
出力を備えたアナログ・ディジタル変換器において、高
分解能モードへの切換手段を設け、この切換手段は、ｍ
個のアナログ入力のうちの第一の入力アナログ電圧に、
Ｖを各アナログ・ディジタル変換回路の最下位桁識別電
圧とするとき、それぞれ １ ● Ｖ ｍ なるアナログ電圧を順次加算した電圧を各アナログ・デ
ィジタル変換回路の入力とし、ｍ個のアナログ・ディジ
タル変換回路の各ディジタル出力を加算したディジクル
出力を出力とする手段を含むことを特徴とする。
複数ｍ個のアナログ・ディジタル変換回路は一つのアナ
ログ入力に対して並列的に接続される。
ログ入力に対して並列的に接続される。
しかし、各アナログ・ディジタル変換回路は、その第ｍ
番目のものについて、その一つのアナログ入力の電圧に
それぞれ ■ ● Ｖ ｍ なる電圧が加算される。そのディジタル出力を単純にデ
ィジタル加算すると、ｍが２であれば１桁、ｍが４であ
れば２桁、ｍが８であれば３桁、すなわち ｌｏｇ． ｍ桁 だけ分解能を向上したディジタル出力が得られる。
番目のものについて、その一つのアナログ入力の電圧に
それぞれ ■ ● Ｖ ｍ なる電圧が加算される。そのディジタル出力を単純にデ
ィジタル加算すると、ｍが２であれば１桁、ｍが４であ
れば２桁、ｍが８であれば３桁、すなわち ｌｏｇ． ｍ桁 だけ分解能を向上したディジタル出力が得られる。
単純にディジタル加算した値をｍで除算した値が元の値
を高い分解能で表した値である。しかしｍは定数であり
、一般に定数を乗除算する操作はそのディジタル出力を
利用する段階で任意に実行されるから、特許請求の範囲
にはｍで除算する操作を含めない。
を高い分解能で表した値である。しかしｍは定数であり
、一般に定数を乗除算する操作はそのディジタル出力を
利用する段階で任意に実行されるから、特許請求の範囲
にはｍで除算する操作を含めない。
次に本発明の実施例を図面を参照して説明する。
第１図は、本発明第一実施例のブロック構戊図である。
本実施例では、
ｍ＝２’＝２
の場合である。
第１図では、２個の第一および第二のアナログ入力ｃｈ
ｌ、Ｃｈ２と、この２個のアナログ入力Ｃｈ１、ｃｈ２
にそれぞれ対応してそれぞれ独立の第一および第二のア
ナログ・ディジタル変換回路Ａ・Ｄ１、ＡＤ２と、その
それぞれのディジタル出力ｄｄ． 、ｄｄ．とを備える
。この２個のアナログ・ディジタル変換回路ＡＤＩおよ
びＡＤ２は互いに同等の回路である。
ｌ、Ｃｈ２と、この２個のアナログ入力Ｃｈ１、ｃｈ２
にそれぞれ対応してそれぞれ独立の第一および第二のア
ナログ・ディジタル変換回路Ａ・Ｄ１、ＡＤ２と、その
それぞれのディジタル出力ｄｄ． 、ｄｄ．とを備える
。この２個のアナログ・ディジタル変換回路ＡＤＩおよ
びＡＤ２は互いに同等の回路である。
ここに本発明の特徴とするところは、高分解能モードへ
の切換手段を設けたところにある。すなわちこの高分解
能モード切換手段は、連動するスイッチＳＷＩ、ＳＷ２
を含む。
の切換手段を設けたところにある。すなわちこの高分解
能モード切換手段は、連動するスイッチＳＷＩ、ＳＷ２
を含む。
第１図の二つのスイッチＳＷＩおよびＳＷ２の図示の状
態は高分解能モードの状態を示し、このとき、第二のア
ナログ・ディジタル変換回路ＡＤ２の入力には、第一の
アナログ・ディジタル変換回路ＡＤＩの入力ａ，に、こ
の最下位識別電圧Ｖ×１／２がアナログ直流レベル発生
器Ｇｌより加算され、第二のアナログ・ディジタル変換
回路ＡＤ２の出力は第一のアナログ・ディジタル変換回
路ＡＤＩの出力にディジタル加算される。
態は高分解能モードの状態を示し、このとき、第二のア
ナログ・ディジタル変換回路ＡＤ２の入力には、第一の
アナログ・ディジタル変換回路ＡＤＩの入力ａ，に、こ
の最下位識別電圧Ｖ×１／２がアナログ直流レベル発生
器Ｇｌより加算され、第二のアナログ・ディジタル変換
回路ＡＤ２の出力は第一のアナログ・ディジタル変換回
路ＡＤＩの出力にディジタル加算される。
この回路の動作を説明する。まず通常モードではアナロ
グスイッチＳＷＩがアナログ入力ｃｈ２側に接続され、
データセレクタＳＷ２がディジタルバタン発生器Ｇ２側
に接続される。第一のアナログ・ディジタル変換回路Ａ
ＤＩはアナログ入力ｃｈｌをＡＤ変換後ディジタル加算
器ＳＦ２を通ってディジタルデータｄｄ，を出力する。
グスイッチＳＷＩがアナログ入力ｃｈ２側に接続され、
データセレクタＳＷ２がディジタルバタン発生器Ｇ２側
に接続される。第一のアナログ・ディジタル変換回路Ａ
ＤＩはアナログ入力ｃｈｌをＡＤ変換後ディジタル加算
器ＳＦ２を通ってディジタルデータｄｄ，を出力する。
ディジタルパターン発生器Ｇ２はｎビットの全て“Ｏ”
レベルのパターンを出力しているので、ディジタル加算
器ＳＦ２においては入出力するデータは等しい。同様に
第二のアナログ・ディジタル変換回路ＡＤ２はアナログ
入力ｃｈ２をＡＤ変換し、ディジタルデータｄｄ２を出
力している。つまり、２個のチャネルのアナログデータ
をそれぞれＡＤ変換して２個のディジタルデータとして
出力する。
レベルのパターンを出力しているので、ディジタル加算
器ＳＦ２においては入出力するデータは等しい。同様に
第二のアナログ・ディジタル変換回路ＡＤ２はアナログ
入力ｃｈ２をＡＤ変換し、ディジタルデータｄｄ２を出
力している。つまり、２個のチャネルのアナログデータ
をそれぞれＡＤ変換して２個のディジタルデータとして
出力する。
次に高分解モードでは、アナログスイッチＳＷ１がアナ
ログ直流レベル発生器Ｇｌ側に接続され、データセレク
タＳＷ２が第二のアナログ・ディジタル変換回路ＡＤ２
側に接続される。このときアナログ入力Ｃｈ２は処理さ
れない。この場合は、アナログ入力ｃｈｉが第一のアナ
ログ・ディジタル変換回路ＡＤＩに入力するアナログ信
号のａ１となる。一方アナログ加算器ＳＦＩでアナログ
値発生器Ｇ１で発生する電圧を加算してアナログスイッ
チＳＷＩを通って第二のアナログ・ディジタル変換回路
ＡＤ２にアナログ信号ａ２として入カする。２個のアナ
ログ・ディジタル変換回路ＡＤＬ ＡＤ２のＡＤ変換デ
ータはディジタル加算器ＳＦ２で加算されディジタル入
力ｄｄ， として出力される。この時ディジタル出力ｄ
ｄ２として出力されるデータは本実施例においては特に
意味がない。２個のアナログ・ディジタル変換回路ＡＤ
Ｌ ＡＤ２はともに同一性能で同一サンプルレートで動
作するものとし、その最下位桁識別電圧をＶとすると、
アナログ値発生器Ｇ１の出力電圧は、Ｖ／２にあらかじ
め設定される。この時入力信号に対する第一のアナログ
・ディジタル変換回路ＡＤ１のディジタルデー夕が変化
するスレシボールドレベルを ａＯＸ ａｌ、ａ２、 ａｎ−２ （ａｋ ａ
ｙ−ｉ＝Ｖ）とすると、第二のアナログ・ディジタル変
換回路ＡＤ２は途中でＶ／２だけ加算された信号が入力
されているので、 ｖ ｖ
ｖａＯ ｓ ａ，
””’ａｈ−２ −２
２ ２のスレシホールドレベル
を持つ。したがって、第一のアナログ入力ｃｈｉの入力
信号に対し各アナログ・ディジタル変換回路ＡＤＩとＡ
Ｄ２とは最下位桁識別電圧の半分の値だけディジタルデ
ー夕の変化点がずれて動作する。この２つのデータを加
算したディジタル出力ｄｄ，は、ｎビットのアナログ・
ディジタル変換器が理想的に動作すればｎ＋ｌビットの
データを得ることができる。
ログ直流レベル発生器Ｇｌ側に接続され、データセレク
タＳＷ２が第二のアナログ・ディジタル変換回路ＡＤ２
側に接続される。このときアナログ入力Ｃｈ２は処理さ
れない。この場合は、アナログ入力ｃｈｉが第一のアナ
ログ・ディジタル変換回路ＡＤＩに入力するアナログ信
号のａ１となる。一方アナログ加算器ＳＦＩでアナログ
値発生器Ｇ１で発生する電圧を加算してアナログスイッ
チＳＷＩを通って第二のアナログ・ディジタル変換回路
ＡＤ２にアナログ信号ａ２として入カする。２個のアナ
ログ・ディジタル変換回路ＡＤＬ ＡＤ２のＡＤ変換デ
ータはディジタル加算器ＳＦ２で加算されディジタル入
力ｄｄ， として出力される。この時ディジタル出力ｄ
ｄ２として出力されるデータは本実施例においては特に
意味がない。２個のアナログ・ディジタル変換回路ＡＤ
Ｌ ＡＤ２はともに同一性能で同一サンプルレートで動
作するものとし、その最下位桁識別電圧をＶとすると、
アナログ値発生器Ｇ１の出力電圧は、Ｖ／２にあらかじ
め設定される。この時入力信号に対する第一のアナログ
・ディジタル変換回路ＡＤ１のディジタルデー夕が変化
するスレシボールドレベルを ａＯＸ ａｌ、ａ２、 ａｎ−２ （ａｋ ａ
ｙ−ｉ＝Ｖ）とすると、第二のアナログ・ディジタル変
換回路ＡＤ２は途中でＶ／２だけ加算された信号が入力
されているので、 ｖ ｖ
ｖａＯ ｓ ａ，
””’ａｈ−２ −２
２ ２のスレシホールドレベル
を持つ。したがって、第一のアナログ入力ｃｈｉの入力
信号に対し各アナログ・ディジタル変換回路ＡＤＩとＡ
Ｄ２とは最下位桁識別電圧の半分の値だけディジタルデ
ー夕の変化点がずれて動作する。この２つのデータを加
算したディジタル出力ｄｄ，は、ｎビットのアナログ・
ディジタル変換器が理想的に動作すればｎ＋ｌビットの
データを得ることができる。
第２図は、本発明第二実施例のブロック構成図である。
本実施例では
ｍ＝２２＝４
の場合である。
本実施例のアナログ値発生器Ｇｌｌ、Ｇ１２、Ｇ１３は
各アナログ・ディジタル変換回路の最下位桁識ｍ ４ 発生する。したがってアナログ加算器ＳＦＩＩには第一
のアナログ・ディジタル変換回路ＡＤＩの入力ａ，と前
記１／４ｖが加算されその出力はａｌ ＋１／４ ｖ となる。つぎにこの出力とアナログ値発生器Ｇ１２の出
力（Ｖ／４） とがアナログ加算器ＳＦ１２で加算され
、出力 ａ， ＋２／４ ｖ となり、この出力とアナログ値発生器Ｇ１３の出力（Ｖ
／４） とがさらにアナログ加算器ＳＦ１３で加算され
第四のアナログ・ディジタル変換回路ＡＤ４に ａ＋ ＋３／４ ｖ となって入力する。
各アナログ・ディジタル変換回路の最下位桁識ｍ ４ 発生する。したがってアナログ加算器ＳＦＩＩには第一
のアナログ・ディジタル変換回路ＡＤＩの入力ａ，と前
記１／４ｖが加算されその出力はａｌ ＋１／４ ｖ となる。つぎにこの出力とアナログ値発生器Ｇ１２の出
力（Ｖ／４） とがアナログ加算器ＳＦ１２で加算され
、出力 ａ， ＋２／４ ｖ となり、この出力とアナログ値発生器Ｇ１３の出力（Ｖ
／４） とがさらにアナログ加算器ＳＦ１３で加算され
第四のアナログ・ディジタル変換回路ＡＤ４に ａ＋ ＋３／４ ｖ となって入力する。
すなわち４個のアナログ・ディジタル変換回路を用いて
各々入力信号をＶ／４ずっシフトすることにより＋２ビ
ット分解能を改善できることになる。
各々入力信号をＶ／４ずっシフトすることにより＋２ビ
ット分解能を改善できることになる。
以上説明したように、本発明によれば、複数のアナログ
入力を変換してそれぞれディジタル出力とするアナログ
・ディジタル変換器のモードを切換えて分解能を向上で
きる効果がある。
入力を変換してそれぞれディジタル出力とするアナログ
・ディジタル変換器のモードを切換えて分解能を向上で
きる効果がある。
第ｌ図は本発明第一実施例のブロック構或図。
第２図は本発明第二実施例のブロック構或図。
ＡＤＩ、ＡＤ２・・・第一および第二のアナログ・ディ
ジタル変換回路、ａ１、ａ２・・・それぞれアナログ・
ディジタル変換回路に入力するアナログ信号、Ｃｈ１、
Ｃｈ２・・・第一および第二のアナログ入力ｓ ａ．
Ｓｄ２・・・それぞれアナログ・ディジタル変換回路よ
り出力するディジタル信号、ｄｄ．，ｄｄ．・・・ディ
ジタル出力、Ｇ１、Ｇｌｌ〜Ｇ１３・・・直流電圧値を
発生ずるアナログ直流レベル発生器、Ｇ２、０２１〜Ｇ
２３・・・１０”レベルのｎビットのディジタルパタン
を発生するディジタルバタン発生器、ＳＦｌ・・・アナ
ログ加算器、ＳＦ２・・・ｎビットとｎビットのディジ
タル値を加算するディジタル加算器、ＳＷ１・・・アナ
ログスイッチ、ＳＷ２・・・ｎビットのパラレルのデー
タを選択するデータセレクタ。 第一実施例 第１図
ジタル変換回路、ａ１、ａ２・・・それぞれアナログ・
ディジタル変換回路に入力するアナログ信号、Ｃｈ１、
Ｃｈ２・・・第一および第二のアナログ入力ｓ ａ．
Ｓｄ２・・・それぞれアナログ・ディジタル変換回路よ
り出力するディジタル信号、ｄｄ．，ｄｄ．・・・ディ
ジタル出力、Ｇ１、Ｇｌｌ〜Ｇ１３・・・直流電圧値を
発生ずるアナログ直流レベル発生器、Ｇ２、０２１〜Ｇ
２３・・・１０”レベルのｎビットのディジタルパタン
を発生するディジタルバタン発生器、ＳＦｌ・・・アナ
ログ加算器、ＳＦ２・・・ｎビットとｎビットのディジ
タル値を加算するディジタル加算器、ＳＷ１・・・アナ
ログスイッチ、ＳＷ２・・・ｎビットのパラレルのデー
タを選択するデータセレクタ。 第一実施例 第１図
Claims (1)
- 【特許請求の範囲】 １、複数ｍ個（ｍは２の自然数乗）のアナログ入力と、
このｍ個のアナログ入力に対応してそれぞれ独立のアナ
ログ・ディジタル変換回路およびそのディジタル出力を
備えたアナログ・ディジタル変換器において、 高分解能モードへの切換手段を設け、 この切換手段は、前記ｍ個のアナログ入力のうちの第一
の入力アナログ電圧に、 ｖを各アナログ・ディジタル変換回路の最下位桁識別電
圧とするとき、それぞれ １／ｍ・ｖ なるアナログ電圧を順次加算した電圧を各アナログ・デ
ィジタル変換回路の入力とし、ｍ個のアナログ・ディジ
タル変換回路の各ディジタル出力を加算したディジタル
出力を出力とする手段を含むことを特徴とするアナログ
・ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23000889A JPH0392015A (ja) | 1989-09-04 | 1989-09-04 | アナログ・ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23000889A JPH0392015A (ja) | 1989-09-04 | 1989-09-04 | アナログ・ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0392015A true JPH0392015A (ja) | 1991-04-17 |
Family
ID=16901152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23000889A Pending JPH0392015A (ja) | 1989-09-04 | 1989-09-04 | アナログ・ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0392015A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0898813A4 (en) * | 1996-12-19 | 2001-04-18 | Quantum Corp | DATA AND SERVO SCAN IN A SYNCHRONOUS DATA ACQUISITION CHANNEL |
| JP2016163288A (ja) * | 2015-03-05 | 2016-09-05 | 三菱電機株式会社 | アナログ／デジタル変換装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4842667A (ja) * | 1971-09-30 | 1973-06-21 | ||
| JPS5825713A (ja) * | 1981-08-07 | 1983-02-16 | Hitachi Constr Mach Co Ltd | Ａ／ｄ変換方法 |
| JPS6333013A (ja) * | 1986-07-26 | 1988-02-12 | Nec Corp | アナログ／デイジタル変換器 |
| JPH0294814A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | Ａ／ｄ変換器 |
-
1989
- 1989-09-04 JP JP23000889A patent/JPH0392015A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4842667A (ja) * | 1971-09-30 | 1973-06-21 | ||
| JPS5825713A (ja) * | 1981-08-07 | 1983-02-16 | Hitachi Constr Mach Co Ltd | Ａ／ｄ変換方法 |
| JPS6333013A (ja) * | 1986-07-26 | 1988-02-12 | Nec Corp | アナログ／デイジタル変換器 |
| JPH0294814A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | Ａ／ｄ変換器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0898813A4 (en) * | 1996-12-19 | 2001-04-18 | Quantum Corp | DATA AND SERVO SCAN IN A SYNCHRONOUS DATA ACQUISITION CHANNEL |
| JP2016163288A (ja) * | 2015-03-05 | 2016-09-05 | 三菱電機株式会社 | アナログ／デジタル変換装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1163719A (en) | Analog-to-digital converter | |
| JPS6360568B2 (ja) | ||
| EP1202460B1 (en) | Logarithmic a/d converter, method of logarithmic a/d conversion, logarithmic d/a converter, method of logarithmic d/a conversion, and system for measuring physical quantity | |
| JPH0392015A (ja) | アナログ・ディジタル変換器 | |
| US4143366A (en) | Analog-to-digital converter | |
| JPH07106967A (ja) | アナログ・デジタル変換器 | |
| JPS61292420A (ja) | Ａ／ｄ変換器 | |
| US5684483A (en) | Floating point digital to analog converter | |
| US4903027A (en) | A/D converter comprising encoder portion having function of multiplying analogue input by digital input | |
| JP2616196B2 (ja) | 制御装置の異常検出回路 | |
| SU677099A1 (ru) | Многоканальный преобразователь напр жени в код | |
| SU1697089A1 (ru) | Аналого-цифровой логарифматор-антилогарифматор | |
| SU1538175A1 (ru) | Антилогарифмический цифро-аналоговый преобразователь | |
| SU606205A1 (ru) | Аналого-цифровой преобразователь | |
| JPS5860821A (ja) | デジタル−アナログ変換出力装置 | |
| SU1216827A1 (ru) | Аналого-цифровой преобразователь | |
| SU1282324A1 (ru) | Измеритель характеристик аналого-цифровых преобразователей | |
| SU1027742A2 (ru) | Цифроаналоговый функциональный преобразователь со степенной характеристикой | |
| JPS6251317A (ja) | Ａ／ｄ変換装置 | |
| JP2500755B2 (ja) | 冗長系切替方式 | |
| WO2026096187A1 (en) | Non-linearity correction of thermometric dac coding errors with configurable permutation multiplexers | |
| SU836792A1 (ru) | Многоканальный след щий преобразовательАНАлОг-КОд | |
| JP2576568B2 (ja) | Ｄ−ａ変換器 | |
| JPS62175018A (ja) | Ａｄ変換器 | |
| SU894699A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный |