JPS62175018A

JPS62175018A - Ａｄ変換器

Info

Publication number: JPS62175018A
Application number: JP1658486A
Authority: JP
Inventors: Shoichi Kadokura; 門倉　昭一
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1986-01-28
Filing date: 1986-01-28
Publication date: 1987-07-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】イ、「発明の目的」〔産業上の利用分野〕本発明は、ＡＤ変換器の変換速度および分解能の改善に
関するものである。

（従来の技術）アナログ−デジタル変換器（以下単にＡＤ変換器と記す
）として次のものが知られている。

（１）　　並列型ＡＤ変換器この並列型ＡＤ変換器の構成例を第６図に示す。

第６図の回路は基準値として例えば一定の電圧を用い、
これを複数個の抵抗Ｒで分割することで複数の基準電圧
を発生させる。そして、この抵抗分割された各電圧をそ
れぞれコンパレータＣ１、Ｃ２、・・・へ加える。各コ
ンパレータはこの各レベルの！３ｔＦ−電圧と変換対象
のアナログ入力電圧との大小を比較する。アナログ入力
電圧の大きさにより動作するコンパレータが異４ｆるの
で、各コンパレータの出力をデコーダＤでデジタル信号
へ変換することにより、ＡＤ変換を行なうことができる
。

（１１）　　逐次比較型ＡＤ変換器この逐次比較型ＡＤ変換器の構成例を第７図に示す。第
７図の回路は逐次比較ロジックにてデジタル信号を発生
させ、これをＤＡ変換器でアナログ信号に変換し、コン
パレータにて変換対象のアナログ入力とＤＡ変換器から
の信号とを比較する。

モして、２つの信号が一致した時、逐次比較ロジックか
ら出力されているデジタル（ａがアナログ人ツノと同じ
であるといえるので、このときの値を変換出力としてい
る。

（発明が解決しようとする問題点）しかし、以上のような手段は次の問題点を有している。

（１）の手段は、必要とするコンパレータの数が２”−
１（ｎは分解能）であり、高分解能を実現することが困
難であり現状では高々８ピッ１〜Ｐｉ！度である。

（１１）の手段は、ＤＡ変換器の出力を適宜変えてゆき
、入力信号と比較する動作を０回（ｎは分解能）繰返す
必要がある。従って分解能が高くなると変換３１度は低
下する。更に、高分解能なＤＡ変換器の変換速度は遅い
ので、逐次比較型ＡＤ変換器の高分解能化は、大幅な速
度低下をともなう問題がある。

本発明の目的は、従来のような大幅な速度低下をともな
うことなく逐次比較型ＡＤ変換器の高分解能化を実現づ
る手段を提供することである。

口、「発明の構成」〔問題点を解決するための手段〕本発明は、上記問題点を解決するために、逐次比較ロジ
ック（１９）と、この逐次比較〔１シツク（１９）の出
力をアナログ信号に変換するＤＡ変換器（１７）と、こ
のＤＡ変換器（１７）の出力と変換対象のアナログ入力
Ｖｉ　とを演算する演算器とを備えた逐次比較型ＡＤ変
換器において、複数個の基準電圧レベルと前記演算器か
らの信号とを比較するコンパレータ群と、このコンパレータ群の出力をコード化するエンコーダと
、コンパレータ群の中から動作した最高レベルの１つを選
択し、このコンパレータの出力を逐次比較ロジック（１
９）へ加えるデジタルマルチプレクサとを備えるように
したものである。

（実施例〕本発明の概要をまずジ２明すると、本発明のＡＤ変′ｙ
Ａ器は第７図で示した逐次比較型ＡＤ変換器のコンパレ
ータの部分を、並列型ＡＤ変換器のコンパレータ群と、
そのコンパレータ群の中から１つの出力を選択するため
のマルチプレクサとで置換えた構成のものである。そし
て、上位！ピッＩ・を並列型ＡＤ変換器部により高速に
ＡＤ変換し、一方、下位ｍビットは逐次比較型ＡＤｔｆ
ｉ部で変換するようにし、全体として、ＦＬ　＝　ｌ　
＋　ｍ　　ビットの分解（：ピのＡＤ変換器をＩｌビッ
トの逐次比較型△１〕変換器のみの変換速度と比較して
大幅な速度低下なしに実現するようにしたものである。

以下、図面を用いて本発明を訂しく説明する。

第１図は、本発明に係るＡＤ′ＩＪ、換器の一実施例を
示した図である。第１図においては１０ビツトの分解能
を持つ構成例でもって説明を行なう。同図において点線
で囲った部分１０は、並列型ＡＤ変換部に相当する。こ
の点線部分１０以外は逐次比較型△Ｄ′ａＩ！ｉ１１部
を構成する。並列型ΔＤ変換部１０の（８或は抵抗Ｒ１
〜Ｒπを直列に接続した抵抗アレイに基準値ＶＲを加え
る。そして、この抵抗アレイで分割された各レベルの基
準値はコンパレータ群ＣＴ−ＣＴＬに導入される。各コ
ンパレータＣＩ〜Ｃｍの出力はエンコーダ１に導入され
、そこでツー１：化されて変換対象のアナログ人力■、
の上位４ビツトに対応したデジタル信号ｓ２となる。な
おへ〇′ｔｉ換器を１６ビツトの分解能とする場合はｎ
＝１６であり、また、抵抗アレイ（Ｒ＋〜ＲＴＬ）とコ
ンパレータＣ＋＝Ｃｕの精度は１６ビツトの分解能が必
要である。

１７は１２ビツトのＤＡ変換器であり、逐次比較１コシ
ツク１９から導入した１２ビツトの信号をアナログ信号
に変換して演算器１６へ加える。この演算器１Ｇはサン
プルホールド回路１５を介して導入した変換対象のアナ
ログ人力Ｖ、とＤＡ変換器１７から導入した信号■、と
を演算し、その結果Ｖｋを前記した各コンパレータＣ＋
−ＣＴＬに加える。第１図では、演算器１ｅノ演］！：
して、Ｖｋ＝Ｖｔ　　Ｖ；　（１）演算を行なっている
。上述のＤＡ変換器１７と逐次比較ロジック１っけ、第
７図で示した従来の逐次比較型Ａ　ｌ）変換器で使用さ
れたしのと同一である。

２０はコントロールロジックであり、スタート信号を受
けて、エンコーダ１とサンプルホールド回路１５とデジ
タルマルチプレクサ２２の制御を行なう。

デジタルマルチブレフナ２２は、出力が１′′となった
最も高いレベルに相当するコンパレータの出力を選択し
、その状態をラッチし続けることができる溝或となって
いる。この具体的構成例を第２図に示す。

このように構成された第１図のＡＤ変換器の動作概要を
まず説明する。

ステップ１として、ＤＡ変換器１７の出力をＯとし、並
列型ＡＤ変換部１０にて、アナログ人力Ｖｔの上位４ビ
ツトをデジタル信号に変１９４する。

ステップ２として、出力が“１″となったコンパレータ
Ｃ７〜ＣＴＬの中で、最も高いレベル（上位ビット）に
相当するコンパレータを用いて下位１２ビツトを逐次比
較方式によりＡＤ変換する。

以下、詳細に動作を説明する。コントロールロジック２
０に△Ｄ変換開始信号（スタート信号・・・第３図（：
）参照）が入力されると、サンプルホールド回路１５は
第３図（１（）のように動作する。叩ら、アナログ人力
■【をサンプリングし、これを次段の演ｒ４器１Ｇに出
力する。

一方、スタート信号を受番ノで、コントロールロジック
２０は、逐次比較ロジック１９へ信号を送り、これを受
けて、逐次比較ロジック１９は１２ビツトの出力を“０
．・・・、０°′とする。従って、第３図（Ｖｌ＋　＞
で示すようにＤＡ変換器１７の出力はＯとなる。

その結果、？Ａ埠５１６ハＶｉ　＝　（Ｖｔ　　Ｏ）　
、即ちＶｋ−ＶｔをコンパレータＣｔ−Ｃｎに出力する
。そして、この演算器１６がらの信号Ｖｋ　−Ｖｔはコ
ンパレータＣ＋＝Ｃｕと抵抗アレイ（Ｒ＋〜ＲＴＬ）に
より、第６図で説明したのと同様な動作でアナログ人力
Ｖ、の上位４ビツトがＡＤ変換される。アナログ人力Ｖ
ｉとエンコーダ１の出力（上位４ビツト）との関係は、
第４図に示すようになる。これを具体的に説明すれば、
アナログ入力Ｖ、が（０，００００ｖ　〜１５．０００
０　Ｖ　）まで変化する場合、その上位桁の１，２．・
・・、１５ｖに対応するデジタル値をエンコーダ１は出
力する。そして、小数点以下の電圧〈第４図のＡ部分）
に相当するデジタル値は、次に説明する逐次比較型ＡＤ
変換部で出力する。

デジタルマルチプレクサ２２では、例えば第２図に示す
構成により、出力が“１″である最も１１いレベル（上
位ビット）に相当するコンパレータＣχをＥｘ−ＯＲゲ
ートＥ　Ｇ　＋〜ＥＧＴＬにより選択づる。例えば、コ
ンパレータＣＩ　＋　Ｃ２が０°′であって、Ｃ３，・
・・、Ｃｕが′１″であるとすれば、Ｃ３の出力を選択
ケる。叩ら、コンパレータＣ３の出力はマルチプレクサ
２２を介して逐次比較ロジック１９に接続される。そし
て、この選択をフリップ７０ツブＦ１〜Ｆｍでラッチし
ておく。このデジタルマルチプレクサ°ラッチパルス（
第３図（ｌｉＤ参照）はコントロールロジック２０から
出ツノされる。更に、：１ントロールロジツク２０から
エンコーダ１へ第３図（Ｎ）に示すエンコーダラッチパ
ルスが出力され、アナログ人力Ｖ＋の上位４ビツトがラ
ッチされる。なお、これまでの期間中、ＤＡ変換器１７
の出力はＯのままである。

次に逐次比較型ＡＤ変換部−を動作させる。この場合、
上述で説明したコンパレータＣ３がデジタルマルチプレ
クサ２２で選択されていると仮定すれば、第５図に示す
ような構成と４なる。このような状態で、逐次比較ロジ
ック１９は、１２ビツト中から上位のビット順に信号を
出力し、これをＤΔ変換した後、コンパレータＣ３の出
力が１′′になるか０″になるかを観測し、次々とＬＳ
Ｂまでの各ビットを決定する。

これを具体的に述べれば、今、アナログ入力をＶ（−５
，４３０ｖとする。そして、並列型ＡＤ変換部１０にお
いては、このアナログ入力の上位桁である５■をデジタ
ル値に変換しているとする。従って、第５図のコンパレ
ータＣ３は演算器１６からの１ｆｆｉ圧Ｖｋカ５．００
０ｖ＜ｖｋ　　であれば、ＩＩ　Ｉ　ＩＩを出力し、Ｖ
ｋ＜　５．０００ｖ　　ｒあｔＬハ”　Ｏ”　トｈるよ
うに動作する。

このような状態で逐次比較ロジック１９は、その１２ビ
ツト中、上位桁から順に値を決定していく。

叩ら、”　１００・・・０″なる値をＯＡ変換器１７に
出力する。Ｄ△変換器１７は、これを受けて、１２ビツ
ト中の最上位桁が゛１″の時は、例えば０，５００ｖを
変換出力づる。従って、演算器１Ｇの出力ＶｋはＶ　ｋ
＝　５．４３０−０．５００＝　４．９３０ｖとなるの
で、コンパレータＣ３の出力は０″となり、従って、逐
次比較ロジック１７は、１２ビツトの最上位桁は″Ｏ１
１で４１（）ればならないことを知る。

次に、２番口の桁を１″とする。叩ら、０１０・・・Ｏ
″なる俯をＤ△変換器１７に出力する。

これを受けてＤ△変換器１１は、今度は０．２５０ｖを
出力する。従って演ｇ器１６の出力Ｖｋはに−５，４３
０−０，２５０＝　５．１８０ｖとなるのでコンパレー
タＣ３の出力は１″である。従って、逐次比較ロジック
１１は、２番目の桁は′１″であることを知る。

次に３？３目の桁を“１°゛とづる。即ち、”０１１０
・・・０″なる値をＤＡ変繰器１７に出力する。これを
受けてＤ△゛変換器１７は、（０，２５０＋０．１２５
）　ｖを出力する。以下、上述と同様な動作により、Ｌ
ＳＢまでの値を知る。

この結果、Ｖｋ＝　５．０００ｖ、Ｖ＝　＝　０．４３
０ｖＴ”系は安定づる。叩ら、逐次比較ロジック１１の
出力Ｓ３は、正確にアナログ入力Ｖｔの下位桁を１２ビ
ツトでデジタル変換したことになる。

逐次比較動作が終了すると、逐次比較ロジック１つから
変換完了信号＜ＥＯＣ）が出力さ屯る。

なお、以−りでは、１６ビツトの分解能のＡＤ変換を、
上位４ピツト、下位１２ビツトに分けｌζが、上位、下
位の分は方はこれに限定するものでなく、例えば、上位
６ビツト、下位は１０ビツトでもかまわない。

また分解能も１６ピツトに限らず、例えば１４ビツトで
もかまわない。

ハ、「本発明の効果ｊ以上述べたように、本発明によれば、アナログ入力を大
幅な変換速度の低下を伴うことなく高分解ＯＬでデジタ
ルイを号に変Ｍすることができる。

【図面の簡単な説明】

第１図は本発明に係るＡＤ変換器の構成例を示す図、第
２図はデジタルマルチプレクサの構成例を示す図、第３
図はタイムヂャート、第４図はアノ−ログ入力とエンコ
ーダ出力との関係を示す図、第５図はデジタルマルチプ
レクサが動作時の回路状態の例を示した図、第６図と第
７図は従来例を示した図である。１・・・エンコーダ、Ｒ１−ＲＴＬ・・・抵抗、Ｃ１〜
ＣＲ・・・コンパレータ、１０・・・並列型△Ｄ変換部
、１５・・・Ｖンプルホールド回路、１Ｇ・・・演算器
、１７・・・ＤＡ変換器、１９・・・逐次比較ロジック
、２０・・・コン１−ロールロジック、２２・・・デジ
タルマルチプレクリ。嬉１図宕２図ラッ手へ〇ルス第４図テシシ′タル出力＝：　　　　　アナログ入力　Ｖｉ第Ｓ図；・：宕６図第　　７　図７０ンノ

Claims

【特許請求の範囲】逐次比較ロジック（１９）と、この逐次比較ロジック（
１９）の出力をアナログ信号に変換するＤＡ変換器（１
７）と、このＤＡ変換器（１７）の出力と変換対象のア
ナログ入力Ｖ＿ｉとを演算する演算器とを備えた逐次比
較型ＡＤ変換器において、複数個の基準電圧レベルと前
記演算器からの信号とを比較するコンパレータ群と、このコンパレータ群の出力をコード化するエンコーダと
、コンパレータ群の中から動作した最高レベルの１つを選
択し、このコンパレータの出力を逐次比較ロジック（１
９）へ加えるデジタルマルチプレクサとを備えたことを
特徴とするＡＤ変換器。