JPH03925B2 - - Google Patents
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- JPH03925B2 JPH03925B2 JP59264374A JP26437484A JPH03925B2 JP H03925 B2 JPH03925 B2 JP H03925B2 JP 59264374 A JP59264374 A JP 59264374A JP 26437484 A JP26437484 A JP 26437484A JP H03925 B2 JPH03925 B2 JP H03925B2
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- transistor
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- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ入力信号に対する利得をデジ
タル入力信号で制御する増巾器、即ちアナログ入
力信号とデジタル入力信号の積に対応するアナロ
グ出力信号を発生する高速乗算デジタル・アナロ
グ変換器に関する。
タル入力信号で制御する増巾器、即ちアナログ入
力信号とデジタル入力信号の積に対応するアナロ
グ出力信号を発生する高速乗算デジタル・アナロ
グ変換器に関する。
従来の高速乗算デジタル・アナログ（Ｄ／Ａ）
変換器では、入力信号の真の零値が出力信号の真
の零にならなかつた。よつて、直流オフセツトを
変更することなく増巾器の利得を変更できなかつ
た。カラ−CRTの自動コンバージエンス回路の
場合、例えばスクリーンをブランクし、変更し、
そして再表示すべきでないように、これら変更は
実時間で行なわなければならないので、直流オフ
セツトを変更することなく増巾器の利得を変更を
できないことは特に問題であつた。なお、自動コ
ンバージエンス回路では３つのカラー・ビームを
動的に変更して表示を行なつている。
変換器では、入力信号の真の零値が出力信号の真
の零にならなかつた。よつて、直流オフセツトを
変更することなく増巾器の利得を変更できなかつ
た。カラ−CRTの自動コンバージエンス回路の
場合、例えばスクリーンをブランクし、変更し、
そして再表示すべきでないように、これら変更は
実時間で行なわなければならないので、直流オフ
セツトを変更することなく増巾器の利得を変更を
できないことは特に問題であつた。なお、自動コ
ンバージエンス回路では３つのカラー・ビームを
動的に変更して表示を行なつている。
一般に、従来の乗算Ｄ／Ａ変換器は、自動コン
バージエンス回路に適用できる程高速ではなく、
また真の零入力により真の零出力を発生できなか
つた。よつて、直流オフセツトを変化せずに利得
を変化できず、また所望の変更を充分高速に行な
えなかつたので、表示の変更中、この表示の品質
が低下した。これは表示が高速になるに従い、一
層問題化した。
バージエンス回路に適用できる程高速ではなく、
また真の零入力により真の零出力を発生できなか
つた。よつて、直流オフセツトを変化せずに利得
を変化できず、また所望の変更を充分高速に行な
えなかつたので、表示の変更中、この表示の品質
が低下した。これは表示が高速になるに従い、一
層問題化した。
本発明によれば、例えば８ビツトのデジタル・
ワードが４象限乗算器（米国特許第3689752号の
ギルバートのゲイン・セルに類似）を制御する。
交流入力が零のとき、この８ビツトのデジタル・
ワードを変更して利得を変化させる。本発明にお
いては、真の零入力が真の零出力を発生するの
で、出力の直流オフセツトは変化しない。
ワードが４象限乗算器（米国特許第3689752号の
ギルバートのゲイン・セルに類似）を制御する。
交流入力が零のとき、この８ビツトのデジタル・
ワードを変更して利得を変化させる。本発明にお
いては、真の零入力が真の零出力を発生するの
で、出力の直流オフセツトは変化しない。
また、差動入力電圧を差動電流に変換するが、
この差動電流は、差動出力信号を発生する高速４
象限乗算器の入力である。直流オフセツト及び乗
算器の利得は、８ビツトのデジタル・ワードに応
答するＤ／Ａ変換回路及び基準電流により独立に
制御する。また、この実施例ではアナログ・スル
ープツト速度がＤ／Ａ変換器の速度と独立してい
るので、アナログ・スループツトの速度を改善す
る。
この差動電流は、差動出力信号を発生する高速４
象限乗算器の入力である。直流オフセツト及び乗
算器の利得は、８ビツトのデジタル・ワードに応
答するＤ／Ａ変換回路及び基準電流により独立に
制御する。また、この実施例ではアナログ・スル
ープツト速度がＤ／Ａ変換器の速度と独立してい
るので、アナログ・スループツトの速度を改善す
る。
図は本発明の好適な一実施例による乗算Ｄ／Ａ
変換器の回路図である。ダイオード１１５のカソ
ードの電圧と抵抗器１０５及び１０７を夫々流れ
る電流によりトランジスタ１１３及び１１１をバ
イアスする。ダイオード１１５は、抵抗器１０５
及び１０７の電圧降下を一定にして、トランジス
タ１１１及び１１３のエミツタ・ベース接合の温
度補償を行なう。よつてトランジスタ１１３及び
１１１のエミツタを流れる電流はつり合つている
ので、トランジスタ１１１及び１１３のエミツ
タ・ベース接合のつり合いの範囲内で、高精度の
温度補償を行なえる。更に、トランジスタ１１１
及び１１３のベース・エミツタ接合電圧がつり合
うようにこれらトランジスタを選択する。
変換器の回路図である。ダイオード１１５のカソ
ードの電圧と抵抗器１０５及び１０７を夫々流れ
る電流によりトランジスタ１１３及び１１１をバ
イアスする。ダイオード１１５は、抵抗器１０５
及び１０７の電圧降下を一定にして、トランジス
タ１１１及び１１３のエミツタ・ベース接合の温
度補償を行なう。よつてトランジスタ１１３及び
１１１のエミツタを流れる電流はつり合つている
ので、トランジスタ１１１及び１１３のエミツ
タ・ベース接合のつり合いの範囲内で、高精度の
温度補償を行なえる。更に、トランジスタ１１１
及び１１３のベース・エミツタ接合電圧がつり合
うようにこれらトランジスタを選択する。
トランジスタ１１３及び１１１には本質的に同
じ電流が流れるので、トランジスタ１１９及び１
２３にて本質的に同じ電流が流れる。トランジス
タ１１９及び１２３のエミツタ・ベース接合もつ
り合つている。
じ電流が流れるので、トランジスタ１１９及び１
２３にて本質的に同じ電流が流れる。トランジス
タ１１９及び１２３のエミツタ・ベース接合もつ
り合つている。
トランジスタ１２３及び１１９からの電流をダ
イオード接合としてのダイオード１２５及び１２
９に夫々供給する。これら電流は等しいので、こ
れらダイオードの電圧降下も等しい。よつて、ト
ランジスタ１２３及び１５３のベースに供される
ライン１３４の電圧は、トランジスタ１３７及び
１５１のベースに供給されるライン１３６の電圧
に等しい。トランジスタ１３３，１３７，１５１
及び１５３はつり合つており、抵抗器１３５及び
１５９を流れる電流が等しく、トランジスタ１３
３及び１３７のエミツタ接合の電圧並びにトラン
ジスタ１５１及び１５３のエミツタ接合の電圧も
等しい。よつて、ライン１６３の信号＋OUT及
びライン１６５の信号−OUT間の差動電圧は零
である。トランジスタ１３３，１３７，１５１及
び１５３は抵抗器１３５及び１５９と共にギルバ
ートのゲイン・セルを構成する。
イオード接合としてのダイオード１２５及び１２
９に夫々供給する。これら電流は等しいので、こ
れらダイオードの電圧降下も等しい。よつて、ト
ランジスタ１２３及び１５３のベースに供される
ライン１３４の電圧は、トランジスタ１３７及び
１５１のベースに供給されるライン１３６の電圧
に等しい。トランジスタ１３３，１３７，１５１
及び１５３はつり合つており、抵抗器１３５及び
１５９を流れる電流が等しく、トランジスタ１３
３及び１３７のエミツタ接合の電圧並びにトラン
ジスタ１５１及び１５３のエミツタ接合の電圧も
等しい。よつて、ライン１６３の信号＋OUT及
びライン１６５の信号−OUT間の差動電圧は零
である。トランジスタ１３３，１３７，１５１及
び１５３は抵抗器１３５及び１５９と共にギルバ
ートのゲイン・セルを構成する。
ライン１０１の信号＋IN及びライン１０９の
信号−IN間の差動電圧により、ライン１６３の
信号＋OUT及びライン１６５の信号−OUT間に
比例差動出力電圧が生じる。ライン１０１の信号
＋IN及びライン１０９の信号−IN間の差動電圧
が零ならば、ライン１６３の信号＋OUT及びラ
イン１６５の信号−OUT間の差動電圧も零であ
る。これは、ライン１４６及び１４７に流れる
Ｄ／Ａ変換回路（DAC）１４５からの出力電流
を無視している。ライン１４６及び１４７に流れ
る電流はライン１３６及び１６５の信号の直流電
圧オフセツト値を制御するが、これら２信号間の
差動電圧を変化させない。
信号−IN間の差動電圧により、ライン１６３の
信号＋OUT及びライン１６５の信号−OUT間に
比例差動出力電圧が生じる。ライン１０１の信号
＋IN及びライン１０９の信号−IN間の差動電圧
が零ならば、ライン１６３の信号＋OUT及びラ
イン１６５の信号−OUT間の差動電圧も零であ
る。これは、ライン１４６及び１４７に流れる
Ｄ／Ａ変換回路（DAC）１４５からの出力電流
を無視している。ライン１４６及び１４７に流れ
る電流はライン１３６及び１６５の信号の直流電
圧オフセツト値を制御するが、これら２信号間の
差動電圧を変化させない。
トランジスタ１１９及び１２３が等しい電流を
発生し、ダイオード１２５及び１２９がつり合つ
ている限り、ライン１６３及び１６５の夫々の信
号＋OUT及び−OUTの差動出力電圧は零なの
で、ダイオード１２５及び１２９の電圧降下は等
しい。よつて、トランジスタ１３３，１３７，１
５１及び１５３のベースはこれら等しい電圧にな
る。トランジスタ１３７及び１５１のベースの電
圧がトランジスタ１３３及び１５３のベースの電
圧に等しければ、抵抗器１３５及び１５９を流れ
る電流も等しく、ライン１６３及び１６５の電圧
も等しい。これは、ライン１４６及び１４７を流
れるＤ／Ａ変換回路１４５からの電流に関係がな
い。これは、ライン１４７の任意の電流変化がト
ランジスタ１５１及び１５３のコレクタに等しく
反映するからである。同様に、ライン１４６の任
意の電流変化がトランジスタ１３３及び１３７の
コレクタに等しく反映する。この相補的構成によ
り同相電圧は変化しないが、ライン１６３及び１
６５の両電圧信号＋OUT及び−OUT用の直流出
力電圧は、ライン１４６及び１４７のＤ／Ａ変換
回路１４５からの電流のシフトに応じて正又は負
方向に一緒に変化する。しかし、ライン１６３及
び１６５の信号間の差動電圧は変化しない。
発生し、ダイオード１２５及び１２９がつり合つ
ている限り、ライン１６３及び１６５の夫々の信
号＋OUT及び−OUTの差動出力電圧は零なの
で、ダイオード１２５及び１２９の電圧降下は等
しい。よつて、トランジスタ１３３，１３７，１
５１及び１５３のベースはこれら等しい電圧にな
る。トランジスタ１３７及び１５１のベースの電
圧がトランジスタ１３３及び１５３のベースの電
圧に等しければ、抵抗器１３５及び１５９を流れ
る電流も等しく、ライン１６３及び１６５の電圧
も等しい。これは、ライン１４６及び１４７を流
れるＤ／Ａ変換回路１４５からの電流に関係がな
い。これは、ライン１４７の任意の電流変化がト
ランジスタ１５１及び１５３のコレクタに等しく
反映するからである。同様に、ライン１４６の任
意の電流変化がトランジスタ１３３及び１３７の
コレクタに等しく反映する。この相補的構成によ
り同相電圧は変化しないが、ライン１６３及び１
６５の両電圧信号＋OUT及び−OUT用の直流出
力電圧は、ライン１４６及び１４７のＤ／Ａ変換
回路１４５からの電流のシフトに応じて正又は負
方向に一緒に変化する。しかし、ライン１６３及
び１６５の信号間の差動電圧は変化しない。
Ｄ／Ａ変換回路１４５（例えばアナログ・デバ
イスズ社のAD1408型IC）は相補電流源Ｄ／Ａ変
換回路である。ライン１４７に結合したマイナス
（−）出力から電流が減ると、ライン１４６に結
合したプラス（＋）出力に同じ量の電流が増え
る。同様にライン１４６に結合したプラス出力か
らの電流出力が減ると、ライン１４７に結合した
マイナス出力に対応した電流が増える。即ち、ラ
イン１４６及び１４７の電流の和はＤ／Ａ変換回
路１４５の入力基準電流に常に等しく、バス１４
９を介して入力するデータ・ワードによりライン
１４６及び１４７への電流の分配を決める。Ｄ／
Ａ変換回路１４５の＋RER及び−REF端子に接
続された抵抗器１３９及び１４１の値とバス電圧
＋Ｖとにより、Ｄ／Ａ変換回路１４５の分配する
基準電流が決まる。トランジスタ１３３及び１５
１のコレクタを共通接続すると共に、トランジス
タ１３７及び１５３のコレクタも共通接続しいる
ので、抵抗器１３５及び１５９に流れる電流の和
は変化しない。抵抗器１５３を流れる電流の減少
分は同時にトランジスタ１３７を流れる電流増加
分と一致するので、抵抗器１５９を流れる正味の
電流は変化しない。同様に、トランジスタ１３３
及び１５１のコレクタの結合により、ライン１４
６及び１４７の平衡した電流変化にもかかわら
ず、抵抗器１３５に流れる電流が相対的一定値に
保たれる。更に、電圧＋IN及び−INの値、並び
にライン１４６及び１４７に分配される基準電流
に関係なく、抵抗器１３５及び１５９の電流の和
を一定に維持する。
イスズ社のAD1408型IC）は相補電流源Ｄ／Ａ変
換回路である。ライン１４７に結合したマイナス
（−）出力から電流が減ると、ライン１４６に結
合したプラス（＋）出力に同じ量の電流が増え
る。同様にライン１４６に結合したプラス出力か
らの電流出力が減ると、ライン１４７に結合した
マイナス出力に対応した電流が増える。即ち、ラ
イン１４６及び１４７の電流の和はＤ／Ａ変換回
路１４５の入力基準電流に常に等しく、バス１４
９を介して入力するデータ・ワードによりライン
１４６及び１４７への電流の分配を決める。Ｄ／
Ａ変換回路１４５の＋RER及び−REF端子に接
続された抵抗器１３９及び１４１の値とバス電圧
＋Ｖとにより、Ｄ／Ａ変換回路１４５の分配する
基準電流が決まる。トランジスタ１３３及び１５
１のコレクタを共通接続すると共に、トランジス
タ１３７及び１５３のコレクタも共通接続しいる
ので、抵抗器１３５及び１５９に流れる電流の和
は変化しない。抵抗器１５３を流れる電流の減少
分は同時にトランジスタ１３７を流れる電流増加
分と一致するので、抵抗器１５９を流れる正味の
電流は変化しない。同様に、トランジスタ１３３
及び１５１のコレクタの結合により、ライン１４
６及び１４７の平衡した電流変化にもかかわら
ず、抵抗器１３５に流れる電流が相対的一定値に
保たれる。更に、電圧＋IN及び−INの値、並び
にライン１４６及び１４７に分配される基準電流
に関係なく、抵抗器１３５及び１５９の電流の和
を一定に維持する。
ライン１０１及び１０９の信号＋IN及び−IN
間の差動電圧が変化すると、トランジスタ１１９
及び１２３のエミツタ電圧が比例して変化する。
間の差動電圧が変化すると、トランジスタ１１９
及び１２３のエミツタ電圧が比例して変化する。
ライン１０１の電圧＋INが変化してライン１
０９の電圧−INよりも負になると、トランジス
タ１１１を流れる電流の一部は、抵抗器１１７、
トランジスタ１２３及びダイオード１２５を介し
て流れるので、少ない電流がダイオード１２９に
流れる。ダイオード１２５及び１２９を流れる電
流の変化により、トランジスタ１３７及び１５１
のベース電圧が下り、トランジスタ１３３及び１
５３のベース電圧が対応して上る。よつて、トラ
ンジスタ１３３，１３７，１５１及び１５３を流
れる電流は差動的に変化し、抵抗器１３５及び１
５９に差動電流を流す。よつて、ライン１０１及
び１０９の電圧信号＋IN及び−IN間の差動変化
に応答して、ライン１６３及び１６５の夫々の電
圧信号＋OUT及び−OUTも差動的に変化する。
ダイオード１２５及び１２９並びにライン１４６
及び１４７に流れる電流がそれらの相対値を維持
する限り、ライン１６３及び１６５の夫々の電圧
信号＋OUT及び−OUTも比例した相対値を維持
する。
０９の電圧−INよりも負になると、トランジス
タ１１１を流れる電流の一部は、抵抗器１１７、
トランジスタ１２３及びダイオード１２５を介し
て流れるので、少ない電流がダイオード１２９に
流れる。ダイオード１２５及び１２９を流れる電
流の変化により、トランジスタ１３７及び１５１
のベース電圧が下り、トランジスタ１３３及び１
５３のベース電圧が対応して上る。よつて、トラ
ンジスタ１３３，１３７，１５１及び１５３を流
れる電流は差動的に変化し、抵抗器１３５及び１
５９に差動電流を流す。よつて、ライン１０１及
び１０９の電圧信号＋IN及び−IN間の差動変化
に応答して、ライン１６３及び１６５の夫々の電
圧信号＋OUT及び−OUTも差動的に変化する。
ダイオード１２５及び１２９並びにライン１４６
及び１４７に流れる電流がそれらの相対値を維持
する限り、ライン１６３及び１６５の夫々の電圧
信号＋OUT及び−OUTも比例した相対値を維持
する。
代表的なＤ／Ａ変換回路１４５は2nのデジタ
ル・ワードを受け、基準電流をライン１４６及び
１４７間に分配するのを制御する。ライン１４６
及び１４７間の基準電流の分配が等しくなけれ
ば、差動トランジスタ対１３３−１３７及び１５
１−１５３の一方が他方よりも大きな電流を扱
う。例えば I146＝2I147 (1) ならば、トランジスタ１３３及び１３７に流れる
総電流は、トランジスタ１５１及び１５３に流れ
る総電流の２倍である。ダイオード１２５及び１
２９のアノード電圧が等しければ、電流I146及び
I147の変化により、ライン１６３及び１６５の信
号＋OUT及び−OUTの直流オフセツト電圧のみ
が変化し、ライン１６３及び１６５間の差動電圧
は零であり、トランジスタ対１３３−１３７及び
１５１−１５３の各トランジスタは夫々電流I146
及びI147の50％を通す。よつて、抵抗器１３５及
び１５９を流れる電流は次のようになる。
ル・ワードを受け、基準電流をライン１４６及び
１４７間に分配するのを制御する。ライン１４６
及び１４７間の基準電流の分配が等しくなけれ
ば、差動トランジスタ対１３３−１３７及び１５
１−１５３の一方が他方よりも大きな電流を扱
う。例えば I146＝2I147 (1) ならば、トランジスタ１３３及び１３７に流れる
総電流は、トランジスタ１５１及び１５３に流れ
る総電流の２倍である。ダイオード１２５及び１
２９のアノード電圧が等しければ、電流I146及び
I147の変化により、ライン１６３及び１６５の信
号＋OUT及び−OUTの直流オフセツト電圧のみ
が変化し、ライン１６３及び１６５間の差動電圧
は零であり、トランジスタ対１３３−１３７及び
１５１−１５３の各トランジスタは夫々電流I146
及びI147の50％を通す。よつて、抵抗器１３５及
び１５９を流れる電流は次のようになる。
IR135＝IR1590.5I146＋0.5I147＝1.5I147(2)
なお、I146＝2I147なのでIREF＝3I147である。
また
I146＝0.5I147 (3)
ならば
IR135＝IR1590.5I146＋0.5I147＝0.75I147 (4)
であり、IREF＝1.5I147となる。
しかし、Ｄ／Ａ変換回路１４５の出力電流が(1)
式の如く分配しながら差動電圧をライン１０１及
び１０９に供給すると、異なる結果になる。ライ
ン１０１及び１０９に供給された差動電圧が、各
トランジスタ対の75％の電流をトランジスタ１３
３及び１５３に流すと仮定すると、 IR1350.75I146＋0.25I147 0.75×2I147＋0.25I147＝1.75I147 (5) また IR1590.25I146＋0.75I147 0.25×2I147＋0.75I147＝1.25I147 (6) となる。ここでI147＝2I147である。
式の如く分配しながら差動電圧をライン１０１及
び１０９に供給すると、異なる結果になる。ライ
ン１０１及び１０９に供給された差動電圧が、各
トランジスタ対の75％の電流をトランジスタ１３
３及び１５３に流すと仮定すると、 IR1350.75I146＋0.25I147 0.75×2I147＋0.25I147＝1.75I147 (5) また IR1590.25I146＋0.75I147 0.25×2I147＋0.75I147＝1.25I147 (6) となる。ここでI147＝2I147である。
代りにI146＝0.5I147とすると、
IR1350.625I147 (7)
IR1590.875I147 (8)
となる。最後に、上述したライン１０１及び１０
９の差動電圧極性を反転すると、I146＝2I147で IR1351.25I147 (9) IR1591.75I147 となる。また、I146＝0.5I147で IR1350.875I147 (10) IR1590.625I147 となる。
９の差動電圧極性を反転すると、I146＝2I147で IR1351.25I147 (9) IR1591.75I147 となる。また、I146＝0.5I147で IR1350.875I147 (10) IR1590.625I147 となる。
よつて、ライン１４６及び１４７の電流分配配
又は差動入力電圧の極性を反転することにより、
ライン１６３及び１６５の出力に反対の効果が現
われ、４象限乗算効果が得られる。
又は差動入力電圧の極性を反転することにより、
ライン１６３及び１６５の出力に反対の効果が現
われ、４象限乗算効果が得られる。
トランジスタの指数又は対数特性により、この
回路では乗算を行なつている。トランジスタ対１
３３−１３７及び１５１−１５３の各々におい
て、電流I146又はI147が変化すると、差動ベース
電圧入力に応答して発生する差動出力が、電流
I146又はI147に比例して乗算される。トランジス
タ対１３３−１３７及び１５１−１５３の各コレ
クタの交差結合により、４象限乗算を行なう。即
ち、種々の電流の対数の和により乗算を行なう。
回路では乗算を行なつている。トランジスタ対１
３３−１３７及び１５１−１５３の各々におい
て、電流I146又はI147が変化すると、差動ベース
電圧入力に応答して発生する差動出力が、電流
I146又はI147に比例して乗算される。トランジス
タ対１３３−１３７及び１５１−１５３の各コレ
クタの交差結合により、４象限乗算を行なう。即
ち、種々の電流の対数の和により乗算を行なう。
上述の如く本発明によれば、Ｄ／Ａ変換回路１
４５からの差動電流を第１及び第２トランジスタ
１３３及び１３７のエミツタの共通接続点並びに
第３及び第４トランジスタ１５１及び１５３のエ
ミツタの共通接続点に供給しているので、デジタ
ル入力信号の値を変化させてアナログ入力信号に
対する利得を変化させても、アナログ出力信号の
直流オフセツトが変化することがない。またアナ
ログ・スループツトはＤ／Ａ変換回路と独立して
いるので、このアナログ・スループツトの速度を
改善できる。
４５からの差動電流を第１及び第２トランジスタ
１３３及び１３７のエミツタの共通接続点並びに
第３及び第４トランジスタ１５１及び１５３のエ
ミツタの共通接続点に供給しているので、デジタ
ル入力信号の値を変化させてアナログ入力信号に
対する利得を変化させても、アナログ出力信号の
直流オフセツトが変化することがない。またアナ
ログ・スループツトはＤ／Ａ変換回路と独立して
いるので、このアナログ・スループツトの速度を
改善できる。
図は本発明の好適な一実施例の回路図である。
図において、１２５及び１２９はダイオード接
合、１３３，１３７，１５１及び１５３はトラン
ジスタ、１４５はデジタル・アナログ変換回路で
ある。
合、１３３，１３７，１５１及び１５３はトラン
ジスタ、１４５はデジタル・アナログ変換回路で
ある。
Claims (1)
- １ エミツタが共通接続された第１及び第２トラ
ンジスタと、ベースが上記第２トランジスタのベ
ースに接続されコレクタが上記第１トランジスタ
のコレクタに接続された第３トランジスタと、エ
ミツタが上記第３トランジスタのエミツタに接続
されベースが上記第１トランジスタのベースに接
続されコレクタが上記第２トランジスタのコレク
タに接続された第４トランジスタと、上記第１及
び第２トランジスタのベースに夫々接続された第
１及び第２ダイオード接合と、上記第１及び第２
トランジスタのエミツタの共通接続点並びに上記
第３及び第４トランジスタのエミツタの共通接続
点にデジタル入力信号に応じた差動電流を供給す
るデジタル・アナログ変換回路と、上記第１及び
第４トランジスタのベースの共通接続点並びに上
記第２及び第３トランジスタのベースの共通接続
点にアナログ入力信号に応じた差動電流を供給す
る手段とを具え、上記第１及び第３トランジスタ
のコレクタの共通接続点並びに上記第２及び第４
トランジスタのコレクタの共通接続点からアナロ
グ出力信号を得ることを特徴とする高速乗算デジ
タル・アナログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/561,400 US4563670A (en) | 1983-12-14 | 1983-12-14 | High speed multiplying digital to analog converter |
| US561400 | 1990-08-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60146511A JPS60146511A (ja) | 1985-08-02 |
| JPH03925B2 true JPH03925B2 (ja) | 1991-01-09 |
Family
ID=24241796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59264374A Granted JPS60146511A (ja) | 1983-12-14 | 1984-12-14 | 高速乗算デジタル・アナログ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4563670A (ja) |
| EP (1) | EP0145976A3 (ja) |
| JP (1) | JPS60146511A (ja) |
| CA (1) | CA1258535A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5455582A (en) * | 1992-12-17 | 1995-10-03 | Ulsi Technology, Inc. | Digital to analog converter employing R-2R ladders with substituted shunt arms |
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| US5835039A (en) * | 1996-06-13 | 1998-11-10 | Vtc Inc. | Self-biasing, low voltage, multiplying DAC |
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| US6259302B1 (en) * | 1998-10-22 | 2001-07-10 | National Semiconductor Corporation | Gain control signal generator that tracks operating variations due to variations in manufacturing processes and operating conditions by tracking variations in DC biasing |
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|---|---|---|---|---|
| US3689752A (en) * | 1970-04-13 | 1972-09-05 | Tektronix Inc | Four-quadrant multiplier circuit |
| US4309693A (en) * | 1974-09-12 | 1982-01-05 | Analog Devices, Incorporated | Solid state digital to analog converter |
| US4017720A (en) * | 1975-12-04 | 1977-04-12 | Westinghouse Electric Corporation | Four quadrant analog by digital multiplier |
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-
1983
- 1983-12-14 US US06/561,400 patent/US4563670A/en not_active Expired - Fee Related
-
1984
- 1984-11-16 EP EP84113865A patent/EP0145976A3/en not_active Ceased
- 1984-12-11 CA CA000469791A patent/CA1258535A/en not_active Expired
- 1984-12-14 JP JP59264374A patent/JPS60146511A/ja active Granted
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| Publication number | Publication date |
|---|---|
| EP0145976A3 (en) | 1988-06-08 |
| JPS60146511A (ja) | 1985-08-02 |
| CA1258535A (en) | 1989-08-15 |
| US4563670A (en) | 1986-01-07 |
| EP0145976A2 (en) | 1985-06-26 |
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