JPH039492B2 - - Google Patents
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- JPH039492B2 JPH039492B2 JP57109511A JP10951182A JPH039492B2 JP H039492 B2 JPH039492 B2 JP H039492B2 JP 57109511 A JP57109511 A JP 57109511A JP 10951182 A JP10951182 A JP 10951182A JP H039492 B2 JPH039492 B2 JP H039492B2
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
〔発明の技術分野〕
本発明は複数の要求回路からの要求信号に対し
て優先順位付けを行ない、その時点において最も
優先順位の高い要求回路に対して応答する優先順
位制御回路に関する。 〔発明の技術的背景とその問題点〕 一般に、情報処理システムにおける主メモリや
システムバスの獲得制御、割込制御などでは、複
数の要求回路（要求機器）からの各要求信号に対
して優先順位付けを行ない、ある時点において最
も優先順位の高い要求回路に対して応答信号を出
力する回路、あるいは制御手段が必要である。従
来この種の優先順位決定方式としては次の三つの
方式が知られている。第１の方式はゲート回路で
各要求回路からの要求信号の優先順位を固定して
しまう方式である。このゲート回路としては優先
順位エンコーダが知られている。第２の方式は要
求回路からの要求に対して共有モジユールから出
力される応答信号を各要求回路を直列に介して要
求元の要求回路に転送するいわゆるデイジーチエ
ーンと称される方式である。この方式では、要求
元でない要求回路は前段から転送される応答信号
を次段に渡し、要求元の要求回路は前段から転送
される応答信号を次段へ渡さないようになつてい
る。これら要求回路は一般に物理的にも直列に配
置されており、したがつて要求回路の優先順位は
共有モジユール近くに位置しているものほど高く
なる。上述の２つの方式では、システム構成時に
決定された優先順位はその後変更することができ
ず自由度に乏しい欠点があつた。また、優先順位
の低い要求回路（機器）からの要求に対しては、
その受け付けが長時間待たされる恐れがあり、し
たがつて時間制限のある要求回路を多数使用する
ことができなかつた。更に第２の方式では、応答
信号が要求回路に伝わるまでの時間が長くなる欠
点もあつた。これに対し、第３の方式は優先順位
を動的に巡回させて各要求回路を平等に扱う方式
である。この第３の方式では、上述の第１、第２
の方式の欠点は解消されるものの、優先順位を動
的に巡回させるための回路構成が極めて複雑とな
るので実用性に乏しかつた。 〔発明の目的〕 本発明は上記事情に鑑みてなされたものでその
目的は優先順位を静的に可変することができ、も
つて簡単な構成でありながら複数の要求回路を平
等に扱うことが可能となり、時間制限のある要求
回路を数多く使用することができる優先順位制御
回路を提供することにある。 〔発明の概要〕 本発明は、優先順位決定によつて前回受け付け
られた要求回路の識別情報が保持されるレジスタ
と、このレジスタの保持情報および複数の要求回
路からの各要求信号をそれぞれ入力し、上記レジ
スタの保持情報の示す要求回路の優先順位が最低
となるように前回の受け付け時における上記複数
の要求回路の優先順位が巡回された並びの新たな
優先順位付けを行ない、有効な上記要求信号を出
力している上記要求回路のうち、その時点で最も
優先順位の高い要求回路からの要求を受け付けて
その識別情報を出力する優先順位決定回路と、こ
の優先順位決定回路から出力される上記識別情報
を上記レジスタに保持せしめる手段と、上記優先
順位決定回路から出力される上記識別情報に基づ
き、上記優先順位決定回路によつて新たに要求が
受け付けられた要求回路を判断する判断回路とを
設け、複数の要求回路を平等に扱えるようにした
ことを特徴とするものである。また本発明では、
上記優先順位決定回路に同一の入出力論理を持つ
２つのエンコード回路を用い、そのいずれか一方
を最も最近に受け付けられた要求回路の識別情報
の所定ビツトに応じて選択する構成とすると共
に、エンコード回路の入力の一部となる各要求回
路からの要求信号を各要求回路の識別情報の上記
所定ビツトの論理値によつて２つの組に分け、エ
ンコード回路に入力される２つの要求信号組の並
びが、２つのエンコード回路で相互に入れ替わる
ようにし、更に選択されたエンコード回路から出
力される受け付け要求回路を示す識別情報のうち
の上記ビツトを、最も最近に受け付けられた要求
回路の識別情報の上記所定ビツトの状態に応じて
そのまま或は反転して次に受け付ける要求回路を
決定することで、同一入出力論理の小規模のエン
コード回路を２つ用いながら、１つの大規模な優
先順位エンコード回路を用いた場合と同等の優先
順位制御を実現できるようにしたものである。 〔発明の実施例〕 以下、本発明の一実施例を図面を参照して説明
する。第１図は８入力の優先順位制御回路の構成
を示すものである。本実施例において優先順位制
御回路は共有モジユールを使用する複数の要求回
路のそれぞれに設けられている。図中、１００は
レジスタである。レジスタ１００は４個のＤ型フ
リツプフロツプ（以下、Ｆ／Ｆと称する）１０１
〜１０４からなる４ビツトのレジスタであり、本
実施例では３個のＦ／Ｆ１０１〜１０３が使用さ
れる。Ｆ／Ｆ１０１〜１０３の各データ入力端子
Ｄには後述する優先順位決定回路１２０から出力
される３ビツトの受付要求回路番号情報“D0，
D1，D2”のそれぞれ１ビツトが入力される。１
１０は基本クロツク信号CLK、（図示せぬ共有モ
ジユールが或る要求回路により使用されているこ
とを示す）ビジー信号BSY、および優先順位決
定回路１２０から出力される要求状態信号
RQONが入力されるゲート回路、例えばナンド
ゲートである。ナンドゲート１１０の出力はレジ
スタ１００のクロツク入力端子CKに供給される。
また、レジスタ１００のクリア入力端子CLKに
はリセツト信号RESETが供給されるようになつ
ている。 １２０は優先順位決定回路であり、ROM
（Read Only Memory）１２１，１２２と、排
他的論理和回路（以下、EX−ORと称する）１
２３と、プルアツプ抵抗群１２４とを有してい
る。ROM１２１，１２２はそれぞれアドレス入
力端子A0〜A9、チツプイネーブル端子CE、デー
タ出力端子Y0〜Y3を有している。ROM１２１の
アドレス入力端子A0〜A9には図示せぬ８台の要
求回路「７」〜「０」からの要求信号RQ７〜
RQ０，Ｆ／Ｆ１０１のＱ出力、Ｆ／Ｆ１０２の
Ｑ出力が図示の如く入力される。一方、ROM１
２２のアドレス入力端子A0〜A9には要求信号RQ
３〜RQ０，RQ７〜RQ４，Ｆ／Ｆ１０１のＱ出
力、Ｆ／Ｆ１０２のＱ出力が図示の如く入力され
る。ROM１２１，１２２へのアドレスはA0〜A9
入力のうち、A0〜A3入力と、A4〜A7入力とをそ
れぞれ入れ替えたものであることに注意された
い。また、ROM１２１，１２２の各チツプイネ
ーブル端子CEにはＦ／Ｆ１０３のそれぞれＱ出
力、出力が入力される。これによりＱ＝“０”
のときROM１２１が動作状態となり、Ｑ＝“１”
のときROM１２２が動作状態となる。これは、
ROM１２１，１２２を１つのROMを構成する
メモリモジユールと考えたとき、Ｆ／Ｆ１０３の
Ｑ出力がROMに対するアドレス入力の最上位ビ
ツトに相当することを示すものである。そこで、
Ｆ／Ｆ１０３のＱ出力を、A0〜A9入力に対応さ
せてA10入力とも称することにする。 ROM１２１のデータ出力端子Y3〜Y0からの出
力（これをY3〜Y0出力と称する）は、Y2〜Y0出
力が最優先の要求回路「ｉ」（最高優先度出力）
を示し（これは受付要求回路番号情報“D2，D1，
D0”に一致する）、Y3出力が要求回路の有無を示
すようになつている。このY3出力を有効出力と
も称する。本実施例において、ROM１２１のア
ドレス入力（A9〜A0）とROM内容（Y3〜Y0出
力）との関係は第１表ａ，ｂに示される通りであ
る。
て優先順位付けを行ない、その時点において最も
優先順位の高い要求回路に対して応答する優先順
位制御回路に関する。 〔発明の技術的背景とその問題点〕 一般に、情報処理システムにおける主メモリや
システムバスの獲得制御、割込制御などでは、複
数の要求回路（要求機器）からの各要求信号に対
して優先順位付けを行ない、ある時点において最
も優先順位の高い要求回路に対して応答信号を出
力する回路、あるいは制御手段が必要である。従
来この種の優先順位決定方式としては次の三つの
方式が知られている。第１の方式はゲート回路で
各要求回路からの要求信号の優先順位を固定して
しまう方式である。このゲート回路としては優先
順位エンコーダが知られている。第２の方式は要
求回路からの要求に対して共有モジユールから出
力される応答信号を各要求回路を直列に介して要
求元の要求回路に転送するいわゆるデイジーチエ
ーンと称される方式である。この方式では、要求
元でない要求回路は前段から転送される応答信号
を次段に渡し、要求元の要求回路は前段から転送
される応答信号を次段へ渡さないようになつてい
る。これら要求回路は一般に物理的にも直列に配
置されており、したがつて要求回路の優先順位は
共有モジユール近くに位置しているものほど高く
なる。上述の２つの方式では、システム構成時に
決定された優先順位はその後変更することができ
ず自由度に乏しい欠点があつた。また、優先順位
の低い要求回路（機器）からの要求に対しては、
その受け付けが長時間待たされる恐れがあり、し
たがつて時間制限のある要求回路を多数使用する
ことができなかつた。更に第２の方式では、応答
信号が要求回路に伝わるまでの時間が長くなる欠
点もあつた。これに対し、第３の方式は優先順位
を動的に巡回させて各要求回路を平等に扱う方式
である。この第３の方式では、上述の第１、第２
の方式の欠点は解消されるものの、優先順位を動
的に巡回させるための回路構成が極めて複雑とな
るので実用性に乏しかつた。 〔発明の目的〕 本発明は上記事情に鑑みてなされたものでその
目的は優先順位を静的に可変することができ、も
つて簡単な構成でありながら複数の要求回路を平
等に扱うことが可能となり、時間制限のある要求
回路を数多く使用することができる優先順位制御
回路を提供することにある。 〔発明の概要〕 本発明は、優先順位決定によつて前回受け付け
られた要求回路の識別情報が保持されるレジスタ
と、このレジスタの保持情報および複数の要求回
路からの各要求信号をそれぞれ入力し、上記レジ
スタの保持情報の示す要求回路の優先順位が最低
となるように前回の受け付け時における上記複数
の要求回路の優先順位が巡回された並びの新たな
優先順位付けを行ない、有効な上記要求信号を出
力している上記要求回路のうち、その時点で最も
優先順位の高い要求回路からの要求を受け付けて
その識別情報を出力する優先順位決定回路と、こ
の優先順位決定回路から出力される上記識別情報
を上記レジスタに保持せしめる手段と、上記優先
順位決定回路から出力される上記識別情報に基づ
き、上記優先順位決定回路によつて新たに要求が
受け付けられた要求回路を判断する判断回路とを
設け、複数の要求回路を平等に扱えるようにした
ことを特徴とするものである。また本発明では、
上記優先順位決定回路に同一の入出力論理を持つ
２つのエンコード回路を用い、そのいずれか一方
を最も最近に受け付けられた要求回路の識別情報
の所定ビツトに応じて選択する構成とすると共
に、エンコード回路の入力の一部となる各要求回
路からの要求信号を各要求回路の識別情報の上記
所定ビツトの論理値によつて２つの組に分け、エ
ンコード回路に入力される２つの要求信号組の並
びが、２つのエンコード回路で相互に入れ替わる
ようにし、更に選択されたエンコード回路から出
力される受け付け要求回路を示す識別情報のうち
の上記ビツトを、最も最近に受け付けられた要求
回路の識別情報の上記所定ビツトの状態に応じて
そのまま或は反転して次に受け付ける要求回路を
決定することで、同一入出力論理の小規模のエン
コード回路を２つ用いながら、１つの大規模な優
先順位エンコード回路を用いた場合と同等の優先
順位制御を実現できるようにしたものである。 〔発明の実施例〕 以下、本発明の一実施例を図面を参照して説明
する。第１図は８入力の優先順位制御回路の構成
を示すものである。本実施例において優先順位制
御回路は共有モジユールを使用する複数の要求回
路のそれぞれに設けられている。図中、１００は
レジスタである。レジスタ１００は４個のＤ型フ
リツプフロツプ（以下、Ｆ／Ｆと称する）１０１
〜１０４からなる４ビツトのレジスタであり、本
実施例では３個のＦ／Ｆ１０１〜１０３が使用さ
れる。Ｆ／Ｆ１０１〜１０３の各データ入力端子
Ｄには後述する優先順位決定回路１２０から出力
される３ビツトの受付要求回路番号情報“D0，
D1，D2”のそれぞれ１ビツトが入力される。１
１０は基本クロツク信号CLK、（図示せぬ共有モ
ジユールが或る要求回路により使用されているこ
とを示す）ビジー信号BSY、および優先順位決
定回路１２０から出力される要求状態信号
RQONが入力されるゲート回路、例えばナンド
ゲートである。ナンドゲート１１０の出力はレジ
スタ１００のクロツク入力端子CKに供給される。
また、レジスタ１００のクリア入力端子CLKに
はリセツト信号RESETが供給されるようになつ
ている。 １２０は優先順位決定回路であり、ROM
（Read Only Memory）１２１，１２２と、排
他的論理和回路（以下、EX−ORと称する）１
２３と、プルアツプ抵抗群１２４とを有してい
る。ROM１２１，１２２はそれぞれアドレス入
力端子A0〜A9、チツプイネーブル端子CE、デー
タ出力端子Y0〜Y3を有している。ROM１２１の
アドレス入力端子A0〜A9には図示せぬ８台の要
求回路「７」〜「０」からの要求信号RQ７〜
RQ０，Ｆ／Ｆ１０１のＱ出力、Ｆ／Ｆ１０２の
Ｑ出力が図示の如く入力される。一方、ROM１
２２のアドレス入力端子A0〜A9には要求信号RQ
３〜RQ０，RQ７〜RQ４，Ｆ／Ｆ１０１のＱ出
力、Ｆ／Ｆ１０２のＱ出力が図示の如く入力され
る。ROM１２１，１２２へのアドレスはA0〜A9
入力のうち、A0〜A3入力と、A4〜A7入力とをそ
れぞれ入れ替えたものであることに注意された
い。また、ROM１２１，１２２の各チツプイネ
ーブル端子CEにはＦ／Ｆ１０３のそれぞれＱ出
力、出力が入力される。これによりＱ＝“０”
のときROM１２１が動作状態となり、Ｑ＝“１”
のときROM１２２が動作状態となる。これは、
ROM１２１，１２２を１つのROMを構成する
メモリモジユールと考えたとき、Ｆ／Ｆ１０３の
Ｑ出力がROMに対するアドレス入力の最上位ビ
ツトに相当することを示すものである。そこで、
Ｆ／Ｆ１０３のＱ出力を、A0〜A9入力に対応さ
せてA10入力とも称することにする。 ROM１２１のデータ出力端子Y3〜Y0からの出
力（これをY3〜Y0出力と称する）は、Y2〜Y0出
力が最優先の要求回路「ｉ」（最高優先度出力）
を示し（これは受付要求回路番号情報“D2，D1，
D0”に一致する）、Y3出力が要求回路の有無を示
すようになつている。このY3出力を有効出力と
も称する。本実施例において、ROM１２１のア
ドレス入力（A9〜A0）とROM内容（Y3〜Y0出
力）との関係は第１表ａ，ｂに示される通りであ
る。
【表】
【表】
第１表ａ，ｂにおいて、A10は前述したように
ROM１２１を動作状態とするＦ／Ｆ１０３Ｑ出
力（Ｑ＝“０”）を示すもので、見かけ上ROMア
ドレスの最上位ビツトの形で記されている。ま
た、第１表ａ，ｂにおいて、A0〜A7入力は前述
したように要求信号RQ７〜RQ０に対応し、従
来例で示した第１の方式における通常の要求入力
である。これに対し、A8〜A10入力はレジスタ１
００の保持内容（すなわち前回の受付要求回路
「ｉ」）に対応し、要求入力だけでなく、現時点に
おいて共有モジユールを使用している要求回路が
どれであるかをも加味して優先順位が決定れるこ
とを示している。第１表ａ，ｂにおいて、符号×
はirrelevantすなわち“１”でも“０”でもよい
ことを示すものである。表から明らかなように
“A10，A9，A8”（レジスタ１００の保持内容）が
“000”すなわちレジスタ１００がクリヤ状態にあ
るか、或いはレジスタ１００に要求回路「０」を
示す番号情報“000”が保持されている場合には、
要求回路「７」が最も優先順位が高く、以下要求
回路「６」、要求回路「５」、…要求回路「０」の
順となつている。これに対し“A10，A9，A8”
（レジスタ１００の保持内容）が“001”すなわち
レジスタ１００に要求回路「１」を示す番号情報
“001”が保持されている場合には、要求回路
「０」が最も優先順位が高く、以下、要求回路
「７」、要求回路「６」、…要求回路「１」の順と
なつている。すなわち本実施例では、前回の受付
要求回路「ｉ」が次の優先順位付けておいて最低
の優先順位となり、他の要求回路についても優先
順位が巡回されるようにROM内容を決定してい
る。この例では、“A10，A9，A8”は最低の優先
順位が割り当てられる要求回路を示しており、し
たがつて最低優先度入力と称することができる。 ところで上述の説明では、第１表ａ，ｂは
ROM１２１のアドレス入力（A9〜A0）をROM
内容（Y3〜Y0出力）との関係を示したものとし
たが、ROM１２２のアドレス入力とROM内容
についても同じである。ただし、ROM１２１，
１２２は前述したように同時に動作することはな
く、また、アドレス入力内容も一部異なつてい
る。すなわちROM１２１では要求信号RQ７〜
RQ０がA0〜A7入力となつているのに対し、
ROM１２２では要求信号RQ７〜RQ４がA4〜A7
入力となり、要求信号RQ３〜RQ０がA0〜A3入
力となつている。このROM１２２のROM１２
１とのアドレス入力の違いに合せて、第１表ａ，
ｂを並び換えたのが第２表ａ，ｂであり、要求入
力の並び順が要求信号RQ０〜RQ７の並びに順
に合せて入れ換えられている。
ROM１２１を動作状態とするＦ／Ｆ１０３Ｑ出
力（Ｑ＝“０”）を示すもので、見かけ上ROMア
ドレスの最上位ビツトの形で記されている。ま
た、第１表ａ，ｂにおいて、A0〜A7入力は前述
したように要求信号RQ７〜RQ０に対応し、従
来例で示した第１の方式における通常の要求入力
である。これに対し、A8〜A10入力はレジスタ１
００の保持内容（すなわち前回の受付要求回路
「ｉ」）に対応し、要求入力だけでなく、現時点に
おいて共有モジユールを使用している要求回路が
どれであるかをも加味して優先順位が決定れるこ
とを示している。第１表ａ，ｂにおいて、符号×
はirrelevantすなわち“１”でも“０”でもよい
ことを示すものである。表から明らかなように
“A10，A9，A8”（レジスタ１００の保持内容）が
“000”すなわちレジスタ１００がクリヤ状態にあ
るか、或いはレジスタ１００に要求回路「０」を
示す番号情報“000”が保持されている場合には、
要求回路「７」が最も優先順位が高く、以下要求
回路「６」、要求回路「５」、…要求回路「０」の
順となつている。これに対し“A10，A9，A8”
（レジスタ１００の保持内容）が“001”すなわち
レジスタ１００に要求回路「１」を示す番号情報
“001”が保持されている場合には、要求回路
「０」が最も優先順位が高く、以下、要求回路
「７」、要求回路「６」、…要求回路「１」の順と
なつている。すなわち本実施例では、前回の受付
要求回路「ｉ」が次の優先順位付けておいて最低
の優先順位となり、他の要求回路についても優先
順位が巡回されるようにROM内容を決定してい
る。この例では、“A10，A9，A8”は最低の優先
順位が割り当てられる要求回路を示しており、し
たがつて最低優先度入力と称することができる。 ところで上述の説明では、第１表ａ，ｂは
ROM１２１のアドレス入力（A9〜A0）をROM
内容（Y3〜Y0出力）との関係を示したものとし
たが、ROM１２２のアドレス入力とROM内容
についても同じである。ただし、ROM１２１，
１２２は前述したように同時に動作することはな
く、また、アドレス入力内容も一部異なつてい
る。すなわちROM１２１では要求信号RQ７〜
RQ０がA0〜A7入力となつているのに対し、
ROM１２２では要求信号RQ７〜RQ４がA4〜A7
入力となり、要求信号RQ３〜RQ０がA0〜A3入
力となつている。このROM１２２のROM１２
１とのアドレス入力の違いに合せて、第１表ａ，
ｂを並び換えたのが第２表ａ，ｂであり、要求入
力の並び順が要求信号RQ０〜RQ７の並びに順
に合せて入れ換えられている。
【表】
以上詳述したように本発明の優先順位制御回路
によれば優先順位を静的に可変することができる
ので、簡単な構成でありながら複数の要求回路を
平等に扱うことが可能となり、時間制限のある要
求回路を数多く使用することができる。
によれば優先順位を静的に可変することができる
ので、簡単な構成でありながら複数の要求回路を
平等に扱うことが可能となり、時間制限のある要
求回路を数多く使用することができる。
第１図は本発明の一実施例を示す回路構成図、
第２図および第３図は本発明の他の実施例を示す
回路構成図である。 １００，３３０…レジスタ、１１０，２１０，
３２０…ナンドゲート、１２０…優先順位決定回
路、１２１，１２２，３００…ROM、１２３…
排他的論理和回路（EX−OR）、１３０…比較器
（COMP）、２００…デコーダ。
第２図および第３図は本発明の他の実施例を示す
回路構成図である。 １００，３３０…レジスタ、１１０，２１０，
３２０…ナンドゲート、１２０…優先順位決定回
路、１２１，１２２，３００…ROM、１２３…
排他的論理和回路（EX−OR）、１３０…比較器
（COMP）、２００…デコーダ。
Claims (1)
- 【特許請求の範囲】 １ 固有の識別情報が割り当てられた複数の要求
回路からの要求信号を受けて、受け付けるべき要
求回路を決定する優先順位制御回路において、 前回受け付けられた要求回路の識別情報が保持
されるレジスタと、 このレジスタに保持されている識別情報、上記
複数の要求回路のうちその識別情報の所定ビツト
が第１の論理値の要求回路からの各要求信号から
成る第１の要求信号組、および上記第１の論理値
とは異なる第２の論理値の要求回路からの各要求
信号から成る第２の要求信号組をもとに、上記レ
ジスタの保持情報の示す要求回路の優先順位が最
低となるように前回の受け付け時における上記複
数の要求回路の優先順位が巡回された並びの新た
な優先順位付けを行ない、有効な上記要求信号を
出力している上記要求回路のうち、その時点で最
も優先順位の高い要求回路からの要求を受け付け
てその識別情報を出力する優先順位決定回路であ
つて、 上記レジスタに保持されている識別情報の上記
所定ビツトを除く残りの情報、上記第１の要求信
号組、および上記第２の要求信号組が連結された
第１の連結情報を入力し、上記レジスタに保持さ
れている識別情報の上記所定ビツトが上記第１の
論理値の場合に、上記第１の連結情報をエンコー
ドして同連結情報に固有の識別情報を出力する第
１のエンコード回路と、上記第１の連結情報のう
ち上記第１の要求信号組と上記第２の要求信号組
を相互に入れ替えることで得られる第２の連結情
報を入力し、上記レジスタに保持されている識別
情報の上記所定ビツトが上記第２の論理値の場合
に、上記第２の連結情報をエンコードして同連結
情報に固有の識別情報を出力する上記第１のエン
コード回路と同一の入出力論理を有する第２のエ
ンコード回路と、上記第１または第２のエンコー
ド回路から出力される識別情報の上記所定ビツト
を、上記レジスタに保持されている識別情報の上
記所定ビツトが上記第１の論理値の場合にはその
まま、上記第２の論理値の場合にはレベル反転し
て出力する反転手段とを有する優先順位決定回路
と、 この優先順位決定回路から出力される上記識別
情報を上記レジスタに保持せしめる手段と、 上記優先順位決定回路から出力される上記識別
情報に基づき、上記優先順位決定回路によつて新
たに要求が受け付けられた要求回路を判断する判
断回路と、 を具備することを特徴とする優先順位制御回
路。 ２ 上記第１のエンコード回路が上記第１の連結
情報をアドレスとする第１のROMであり、上記
第２のエンコード回路が上記第２の連結情報をア
ドレスとし、上記第１のROMと同一記憶内容の
第２のROMであることを特徴とする特許請求の
範囲第１項記載の優先順位制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109511A JPS58225442A (ja) | 1982-06-25 | 1982-06-25 | 優先順位制御回路 |
| US06/505,172 US4609995A (en) | 1982-06-25 | 1983-06-17 | Priority controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109511A JPS58225442A (ja) | 1982-06-25 | 1982-06-25 | 優先順位制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58225442A JPS58225442A (ja) | 1983-12-27 |
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Family
ID=14512114
Family Applications (1)
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1983
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| JPS58225442A (ja) | 1983-12-27 |
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