JPH0519183B2 - - Google Patents
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- Publication number
- JPH0519183B2 JPH0519183B2 JP61089641A JP8964186A JPH0519183B2 JP H0519183 B2 JPH0519183 B2 JP H0519183B2 JP 61089641 A JP61089641 A JP 61089641A JP 8964186 A JP8964186 A JP 8964186A JP H0519183 B2 JPH0519183 B2 JP H0519183B2
- Authority
- JP
- Japan
- Prior art keywords
- board
- slot number
- slot
- boards
- software
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Programmable Controllers (AREA)
- Mounting Of Printed Circuit Boards And The Like (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はボードスロツト番号の割当方法に関
し、特に、システム構成が変動するコンピユータ
制御システムにおいて、ソフトウエアを変更する
ことなく使用できるようにしたボードスロツト番
号の割当方法に関する。
し、特に、システム構成が変動するコンピユータ
制御システムにおいて、ソフトウエアを変更する
ことなく使用できるようにしたボードスロツト番
号の割当方法に関する。
一般にコンピユータ制御システムにおいては多
数のボードが使用され、且つ、制御対象によつて
そのシステム構成が変動する場合が多い。システ
ム構成によつてアドレスマツプが変動すると、た
とえ下位のシステム構成であつてもソフトウエア
の互換性がなくなり、あらたにソフトウエアを作
成したり、ソフトウエアをコンバートしなければ
ならない。しかし、ソフトウエアの開発には相当
の時間と費用を要し、又、ソフトウエアのコンバ
ートも簡単ではない。
数のボードが使用され、且つ、制御対象によつて
そのシステム構成が変動する場合が多い。システ
ム構成によつてアドレスマツプが変動すると、た
とえ下位のシステム構成であつてもソフトウエア
の互換性がなくなり、あらたにソフトウエアを作
成したり、ソフトウエアをコンバートしなければ
ならない。しかし、ソフトウエアの開発には相当
の時間と費用を要し、又、ソフトウエアのコンバ
ートも簡単ではない。
従つて、システム構成が変わつてもアドレスマ
ツプは同一にしておく必要がある。このためには
装置を組立てるときにボードごとにアドレス設定
をする作業が必要になりわずらわしい。
ツプは同一にしておく必要がある。このためには
装置を組立てるときにボードごとにアドレス設定
をする作業が必要になりわずらわしい。
そこでバツクパネルのスロツト位置によつて自
動的にアドレス設定がなされるようにボードスロ
ツト番号をバツクパネルコネクタより与えること
が行われる。
動的にアドレス設定がなされるようにボードスロ
ツト番号をバツクパネルコネクタより与えること
が行われる。
すべてのシステム構成でアドレスマツプが同一
になるようにするための一つの解決方法としては
バツクパネルを最大システムと最小システムで同
一にしておくことである。各ボードはそのアドレ
スに対応したスロツトに実装される。
になるようにするための一つの解決方法としては
バツクパネルを最大システムと最小システムで同
一にしておくことである。各ボードはそのアドレ
スに対応したスロツトに実装される。
しかし、最大システムと最小システムとの差が
大きいと、同一のバツクパネルを使用することは
多大の無駄が発生する。
大きいと、同一のバツクパネルを使用することは
多大の無駄が発生する。
本発明では上記問題点を解決し、人手によるボ
ードのアドレス設定作業が要らず、かつソフトウ
エアの変更をすることなく、下位システムにおい
ても最大システムのソフトウエアがそのまま使用
できるようにするためのボードスロツト番号の割
当方法を提供することにある。
ードのアドレス設定作業が要らず、かつソフトウ
エアの変更をすることなく、下位システムにおい
ても最大システムのソフトウエアがそのまま使用
できるようにするためのボードスロツト番号の割
当方法を提供することにある。
本発明では上記の問題点を解決するために、
複数のボードから構成される制御システムであ
つて、前記ボードの使用枚数が変動するシステム
におけるボードのスロツト番号割当方法におい
て、ボードの種類及び同一種類のボードの枚数が
最大である最大システムにおけるフイジカルスロ
ツト番号を、ロジカルスロツト番号としてソフト
ウエアを作成し、ボードの種類及び同一種類のボ
ードの枚数の少なくとも一方が前記最大システム
より少ない下位システムにおいて各スロツトにあ
る各ボードのモジユール識別記号を読出し、前記
各ボードを前記最大システムの同一種類のボード
のロジカルスロツト番号に割当て、前記最大シス
テムにおけるソフトウエアを変更することなく実
行させるようにしたことを特徴とするサーボスロ
ツト番号の割当方法が、提供される。
つて、前記ボードの使用枚数が変動するシステム
におけるボードのスロツト番号割当方法におい
て、ボードの種類及び同一種類のボードの枚数が
最大である最大システムにおけるフイジカルスロ
ツト番号を、ロジカルスロツト番号としてソフト
ウエアを作成し、ボードの種類及び同一種類のボ
ードの枚数の少なくとも一方が前記最大システム
より少ない下位システムにおいて各スロツトにあ
る各ボードのモジユール識別記号を読出し、前記
各ボードを前記最大システムの同一種類のボード
のロジカルスロツト番号に割当て、前記最大シス
テムにおけるソフトウエアを変更することなく実
行させるようにしたことを特徴とするサーボスロ
ツト番号の割当方法が、提供される。
ボートの種類、枚数が最大な最大システムのフ
イジカルスロツト番号をロジカルスロツト番号と
して、ソフトウエアを作成する。
イジカルスロツト番号をロジカルスロツト番号と
して、ソフトウエアを作成する。
そして、ボードの同一種類の枚数の一方が最大
システムより少ない下方システムでは、各スロツ
トのボードの識別記号を読み出し、各ボードを最
大システムのロジカルスロツト番号に割当る。
システムより少ない下方システムでは、各スロツ
トのボードの識別記号を読み出し、各ボードを最
大システムのロジカルスロツト番号に割当る。
これによつて、最大システムのソフトウエアを
特別下位システム用に変更することなくそのまま
使用できる。
特別下位システム用に変更することなくそのまま
使用できる。
以下本発明の一実施例を図面に基づいて説明す
る。
る。
第１図は一実施例のバツクパネルのスロツト番
号とボードの関係を示す図である。図において、
１０は最大システムのスロツト番号とボードの配
置を表す。１１は物理的なスロツト番号（以下フ
イジカルスロツト番号という）である。ここで、
最大システムとはボードの種類及び同一種類のボ
ードの枚数が最大なシステムである。１３〜１８
は各種の機能を有するボードであり、以下にこれ
を示す。１２は最大システムのロジカルスロツト
番号であり、フイジカルスロツト番号を使用す
る。
号とボードの関係を示す図である。図において、
１０は最大システムのスロツト番号とボードの配
置を表す。１１は物理的なスロツト番号（以下フ
イジカルスロツト番号という）である。ここで、
最大システムとはボードの種類及び同一種類のボ
ードの枚数が最大なシステムである。１３〜１８
は各種の機能を有するボードであり、以下にこれ
を示す。１２は最大システムのロジカルスロツト
番号であり、フイジカルスロツト番号を使用す
る。
１３……Ｂ ベイシツクボード
１４……CPU CPUボード
１５……MEM メモリボード
１６……AXC 軸制御ボード
１７……VS ビジヨンセンスボード
１８……NET ネツトワークボード
２０は特定の下位システムであり、スロツト数
は８個である。下位システムは、ボードの種類及
び同一種類のボードの枚数が最大システムより少
ないシステムである。すなわち、CPUボード１
４は最大システムで３枚であるのに対して下位シ
ステムでは１枚、メモリボード１５は２枚に対し
て１枚となつている。したがつて、下位システム
では同一種類のボードの枚数は、最大システムよ
り少なく、特定の種類のボードはなくてもよい。
は８個である。下位システムは、ボードの種類及
び同一種類のボードの枚数が最大システムより少
ないシステムである。すなわち、CPUボード１
４は最大システムで３枚であるのに対して下位シ
ステムでは１枚、メモリボード１５は２枚に対し
て１枚となつている。したがつて、下位システム
では同一種類のボードの枚数は、最大システムよ
り少なく、特定の種類のボードはなくてもよい。
２１はフイジカルスロツト番号である。１３〜
１８は各種の機能を有するボードであり、最大シ
ステムと同一である。２２はロジカルスロツト番
号である。即ち、下位システムのロジカルスロツ
ト番号は最大システムにおけるフイジカルスロツ
ト番号、すなわちロジカルスロツト番号と一致す
るように変換されるのである。
１８は各種の機能を有するボードであり、最大シ
ステムと同一である。２２はロジカルスロツト番
号である。即ち、下位システムのロジカルスロツ
ト番号は最大システムにおけるフイジカルスロツ
ト番号、すなわちロジカルスロツト番号と一致す
るように変換されるのである。
そして、最大システムで作成されたソフトウエ
アは下位システムのハードウエアの上でも最大シ
ステムのハードウエアと同一のバツクパネル上の
ボードの配置を有するものとして作動することが
できるのである。但し、下位システムにおいて
は、実装されていないボードに対してCPUがア
クセスしないように予めソフトウエアを組んでお
く必要がある。
アは下位システムのハードウエアの上でも最大シ
ステムのハードウエアと同一のバツクパネル上の
ボードの配置を有するものとして作動することが
できるのである。但し、下位システムにおいて
は、実装されていないボードに対してCPUがア
クセスしないように予めソフトウエアを組んでお
く必要がある。
次に、フイジカルスロツト番号からロジカルス
ロツト番号への変換について述べる。
ロツト番号への変換について述べる。
第２図は下位システムにおけるボードのブロツ
ク構成図を示す。図において１３〜１６は第１図
と同じボードを示す。ベイシツクボード１３内に
はスロツト番号ロータ３１がある。スロツト番号
ローダ３１は、電源投入時にフイジカルスロツト
番号を各スロツトのボードに与える機能を有す
る。又、ボード１４，１５，１６にはスロツト番
号制御ユニツト４０がある。スロツト番号制御ユ
ニツトは後述するモジユール識別番号をスロツト
番号ローダ３１に送つたり、ロジカルスロツト番
号でアクセスされたアドレスを実際のアドレスに
変換する機能を有する。さらに、モジユール識別
番号３３，３４，３５が内蔵されている。モジユ
ール識別番号は各ボードのハードウエア上の機能
を表す番号である。そして、各ボードはバス５０
を介して相互に接続されている。又、各ボードに
はデータライン＊Ｄ１−５４，＊Ｄ２−５５，＊
Ｄ３−５６…の各ビツトがフイジカルスロツト番
号に対応して接続されている。即ち、フイジカル
スロツト番号１にはデータライン＊Ｄ１、フイジ
カルスロツト番号２にはデータライン＊Ｄ２とい
う対応関係で接続されている。この信号は電源投
入時に各ボードのモジユール識別番号を読み出す
ために使用する。
ク構成図を示す。図において１３〜１６は第１図
と同じボードを示す。ベイシツクボード１３内に
はスロツト番号ロータ３１がある。スロツト番号
ローダ３１は、電源投入時にフイジカルスロツト
番号を各スロツトのボードに与える機能を有す
る。又、ボード１４，１５，１６にはスロツト番
号制御ユニツト４０がある。スロツト番号制御ユ
ニツトは後述するモジユール識別番号をスロツト
番号ローダ３１に送つたり、ロジカルスロツト番
号でアクセスされたアドレスを実際のアドレスに
変換する機能を有する。さらに、モジユール識別
番号３３，３４，３５が内蔵されている。モジユ
ール識別番号は各ボードのハードウエア上の機能
を表す番号である。そして、各ボードはバス５０
を介して相互に接続されている。又、各ボードに
はデータライン＊Ｄ１−５４，＊Ｄ２−５５，＊
Ｄ３−５６…の各ビツトがフイジカルスロツト番
号に対応して接続されている。即ち、フイジカル
スロツト番号１にはデータライン＊Ｄ１、フイジ
カルスロツト番号２にはデータライン＊Ｄ２とい
う対応関係で接続されている。この信号は電源投
入時に各ボードのモジユール識別番号を読み出す
ために使用する。
次に、スロツト番号制御ユニツト４０の詳細に
ついて説明する。第３図にスロツト番号制御ユニ
ツト４０の詳細なブロツク構成図を示す。図にお
いて４１はアドレスデコーダである。アドレスデ
コーダ４１の下のラインＡ０〜２３はアドレスバ
スの０ビツトから23ビツトが入力されていること
を示す。それぞれの出力は該当するアドレスが入
力されたときに論理“１”になる信号を示す。例
えば8XXXXXHはアドレス24ビツトを16進数で
あらわし、最上位桁が８でそれ以外の各桁はどん
な数でもよいことを示す。最後のＨは16進数であ
ることを示す。同様にF0000XHは上位５桁が16
進数F0000であり、最下位の桁はどの数でもよい
ことを示す。４２はスロツト番号を記憶するスロ
ツト番号レジスタであり最初はフイジカルスロツ
ト番号が記憶され、次に、ロジカルスロツト番号
が記憶される。４３及び４４はコンパレータであ
り、図の上と下から入る信号データが一致すると
右側に一致信号を出す。４５，４６，４７はアン
ドゲートであり、４８はモジユール識別番号をデ
ータバスに出力するためのバスドライバである。
５１はアドレスバスであり、この実施例では24ビ
ツトで構成してある。５２はデータバスであり、
本実施例では16ビツトである。５３はデータを書
き込み読み出すための制御信号ラインであり、書
き込み信号＊WR読み出し信号＊RDがある。
ついて説明する。第３図にスロツト番号制御ユニ
ツト４０の詳細なブロツク構成図を示す。図にお
いて４１はアドレスデコーダである。アドレスデ
コーダ４１の下のラインＡ０〜２３はアドレスバ
スの０ビツトから23ビツトが入力されていること
を示す。それぞれの出力は該当するアドレスが入
力されたときに論理“１”になる信号を示す。例
えば8XXXXXHはアドレス24ビツトを16進数で
あらわし、最上位桁が８でそれ以外の各桁はどん
な数でもよいことを示す。最後のＨは16進数であ
ることを示す。同様にF0000XHは上位５桁が16
進数F0000であり、最下位の桁はどの数でもよい
ことを示す。４２はスロツト番号を記憶するスロ
ツト番号レジスタであり最初はフイジカルスロツ
ト番号が記憶され、次に、ロジカルスロツト番号
が記憶される。４３及び４４はコンパレータであ
り、図の上と下から入る信号データが一致すると
右側に一致信号を出す。４５，４６，４７はアン
ドゲートであり、４８はモジユール識別番号をデ
ータバスに出力するためのバスドライバである。
５１はアドレスバスであり、この実施例では24ビ
ツトで構成してある。５２はデータバスであり、
本実施例では16ビツトである。５３はデータを書
き込み読み出すための制御信号ラインであり、書
き込み信号＊WR読み出し信号＊RDがある。
次に、本実施例の第２図のスロツト番号ローダ
３１の動作についてタイムチヤートをもとに述べ
る。第４図にスロツト番号ローダのタイムチヤー
トを示す。図において＊CLRはクリア信号であ
り、電源投入時一定期間全体の回路をイニシヤル
クリアする。アドレスバスＡ４〜２３はアドレス
バスの４ビツトから23ビツトまでの信号を示し、
タイミングＴ０〜Ｔ１５の間その出力が
FFFFFXHになるようにアドレスバスを制御し、
その結果、図のように信号FFFFFXHはタイミ
ングＴ０からタイミングＴ１５の間“１”にな
る。アドレスバスＡ０〜３はアドレスバスの０ビ
ツトから３ビツトまでの信号を示し、図のように
タイミングＴ０においては０に、タイミングＴ１
では１に、タイミングＴ２では２になるように各
ビツトを制御する。データバスＤ０〜１５はタイ
ミングＴ０では最下位のビツトが０に、タイミン
グＴ１では最下位の次のビツトが０に、タイミン
グＴ２では最下位から２番目のビツトが０になる
ように制御される。各スロツトには第１番目のス
ロツトにはデータＤ１が、第２番目のスロツトに
はデータＤ２が、それぞれ接続されており、各タ
イミングＴ１〜からＴ１５までのあいだそれぞれ
１番から15番までのスロツトにタイミング信号と
して与えられる。勿論、下位システムではバツク
パネルは15スロツト以下であるのでタイミングＴ
１５迄は必要ない場合もある。＊WRはデータを
書き込むための制御信号である。
３１の動作についてタイムチヤートをもとに述べ
る。第４図にスロツト番号ローダのタイムチヤー
トを示す。図において＊CLRはクリア信号であ
り、電源投入時一定期間全体の回路をイニシヤル
クリアする。アドレスバスＡ４〜２３はアドレス
バスの４ビツトから23ビツトまでの信号を示し、
タイミングＴ０〜Ｔ１５の間その出力が
FFFFFXHになるようにアドレスバスを制御し、
その結果、図のように信号FFFFFXHはタイミ
ングＴ０からタイミングＴ１５の間“１”にな
る。アドレスバスＡ０〜３はアドレスバスの０ビ
ツトから３ビツトまでの信号を示し、図のように
タイミングＴ０においては０に、タイミングＴ１
では１に、タイミングＴ２では２になるように各
ビツトを制御する。データバスＤ０〜１５はタイ
ミングＴ０では最下位のビツトが０に、タイミン
グＴ１では最下位の次のビツトが０に、タイミン
グＴ２では最下位から２番目のビツトが０になる
ように制御される。各スロツトには第１番目のス
ロツトにはデータＤ１が、第２番目のスロツトに
はデータＤ２が、それぞれ接続されており、各タ
イミングＴ１〜からＴ１５までのあいだそれぞれ
１番から15番までのスロツトにタイミング信号と
して与えられる。勿論、下位システムではバツク
パネルは15スロツト以下であるのでタイミングＴ
１５迄は必要ない場合もある。＊WRはデータを
書き込むための制御信号である。
次に、バツクパネルのスロツト１番に入つてい
るボードのフイジカルスロツトの書き込みについ
て述べる。
るボードのフイジカルスロツトの書き込みについ
て述べる。
第３図において、タイミングＴ１でゲート４６
の入力FFFFFXHは“１”であり、書き込み信
号＊WRは“０”であり、第１番目のスロツトに
はデータＤ１が接続されているので信号＊IDSも
“０”となる。従つて、ゲート４６の出力は“１”
となり、スロツト番号レジスタ４２にアドレスＡ
０〜３の内容が書き込まれる。タイミングＴ１で
はアドレスＡ０〜３の内容は１であるのでここで
は１が書き込まれる。他のボードも同様にしてボ
ードが挿入されているフイジカルスロツト番号が
スロツト番号レジスタ４２に書き込まれるのであ
る。
の入力FFFFFXHは“１”であり、書き込み信
号＊WRは“０”であり、第１番目のスロツトに
はデータＤ１が接続されているので信号＊IDSも
“０”となる。従つて、ゲート４６の出力は“１”
となり、スロツト番号レジスタ４２にアドレスＡ
０〜３の内容が書き込まれる。タイミングＴ１で
はアドレスＡ０〜３の内容は１であるのでここで
は１が書き込まれる。他のボードも同様にしてボ
ードが挿入されているフイジカルスロツト番号が
スロツト番号レジスタ４２に書き込まれるのであ
る。
次にフイジカルスロツト番号からロジカルスロ
ツト番号への変換の動作について述べる。各ボー
ドのスロツト番号レジスタへのフイジカルスロツ
ト番号の書き込みが終わると制御はベイシツクボ
ード１３から予め決められたCPUに移される。
CPUは各ボードのモジユール識別番号を読み取
つて、CPUボード内にあるローカルメモリにフ
イジカルスロツト番号とモジユール識別番号のテ
ーブルを作る。この時のモジユール識別番号は第
３図において、ゲート４７入力信号F0000XHが
“１”となり、又、コンパレータ４４がスロツト
番号レジスタ４２の出力とアドレスバスＡ０〜３
の信号を比較してこれが一致したときに“１”と
なる信号を出力して、且つリード信号＊RDが
“０”となり、バスドライバ４８を介してデータ
バスに読み出される。
ツト番号への変換の動作について述べる。各ボー
ドのスロツト番号レジスタへのフイジカルスロツ
ト番号の書き込みが終わると制御はベイシツクボ
ード１３から予め決められたCPUに移される。
CPUは各ボードのモジユール識別番号を読み取
つて、CPUボード内にあるローカルメモリにフ
イジカルスロツト番号とモジユール識別番号のテ
ーブルを作る。この時のモジユール識別番号は第
３図において、ゲート４７入力信号F0000XHが
“１”となり、又、コンパレータ４４がスロツト
番号レジスタ４２の出力とアドレスバスＡ０〜３
の信号を比較してこれが一致したときに“１”と
なる信号を出力して、且つリード信号＊RDが
“０”となり、バスドライバ４８を介してデータ
バスに読み出される。
第５図に本実施例のアドレスマツプを示す。図
においてアドレスは000000〜FFFFFF番地であ
り、各スロツト用には800000〜900000番地が割り
当てている。フイジカルスロツト番号とモジユー
ル識別番号のテーブルはF00000番地〜F0000F番
地に作られている。又、最大システムにおけるロ
ジカルスロツト番号とモジユール識別番号の対応
テーブルはF00010〜からF0001F番地に作られて
いる。
においてアドレスは000000〜FFFFFF番地であ
り、各スロツト用には800000〜900000番地が割り
当てている。フイジカルスロツト番号とモジユー
ル識別番号のテーブルはF00000番地〜F0000F番
地に作られている。又、最大システムにおけるロ
ジカルスロツト番号とモジユール識別番号の対応
テーブルはF00010〜からF0001F番地に作られて
いる。
次に、CPUは下位システムのテーブルと最大
システムのテーブルを比較して、下位システムの
同一モジユールについては最大システムのスロツ
ト番号、即ちロジカルスロツト番号を割り当てる
のである。これは第３図において、ゲート４６の
入力信号FFFFXHが“１”となり、信号＊WR
が“０”となり、信号＊IDSが“０”となつたと
きにロジカルスロツト番号がスロツト番号レジス
タ４２に記憶されるのである。同様に各ボードの
スロツト番号レジスタ４０にロジカルスロツト番
号が記憶される。
システムのテーブルを比較して、下位システムの
同一モジユールについては最大システムのスロツ
ト番号、即ちロジカルスロツト番号を割り当てる
のである。これは第３図において、ゲート４６の
入力信号FFFFXHが“１”となり、信号＊WR
が“０”となり、信号＊IDSが“０”となつたと
きにロジカルスロツト番号がスロツト番号レジス
タ４２に記憶されるのである。同様に各ボードの
スロツト番号レジスタ４０にロジカルスロツト番
号が記憶される。
次に、各ボードがアクセスされたときの動作に
ついて述べる。第５図に示すように、各スロツト
は800000番地〜から900000番地に割り当てられて
いる。従つて、アドレス800000番地が選択された
とき、即ち、第３図におけるゲート４５の入力信
号8XXXXXHが“１”になり、さらに、スロツ
ト番号レジスタ４２に記憶されているロジカルス
ロツト番号とアドレスのＡ１６〜１９が一致して
コンパレータ４３の出力が“１”になつた時にゲ
ート４５の出力が“１”となり、モジユール選択
信号が“１”となり、ボード内のユニツトがアク
セスされることになる。即ち、実際のアクセスさ
れるのは固定したボードではなく、最大システム
で規定されたモジユールと一致するモジユールに
対応するボードが選択アクセスされるのである。
ついて述べる。第５図に示すように、各スロツト
は800000番地〜から900000番地に割り当てられて
いる。従つて、アドレス800000番地が選択された
とき、即ち、第３図におけるゲート４５の入力信
号8XXXXXHが“１”になり、さらに、スロツ
ト番号レジスタ４２に記憶されているロジカルス
ロツト番号とアドレスのＡ１６〜１９が一致して
コンパレータ４３の出力が“１”になつた時にゲ
ート４５の出力が“１”となり、モジユール選択
信号が“１”となり、ボード内のユニツトがアク
セスされることになる。即ち、実際のアクセスさ
れるのは固定したボードではなく、最大システム
で規定されたモジユールと一致するモジユールに
対応するボードが選択アクセスされるのである。
上記の説明では、フイジカルスロツト番号をロ
ジカルスロツト番号に変換するのに固定した
CPUで行うように述べたが、複数のCPUがある
場合はどのCPUをホストCPUにするかを決めて
から行うこともできる。
ジカルスロツト番号に変換するのに固定した
CPUで行うように述べたが、複数のCPUがある
場合はどのCPUをホストCPUにするかを決めて
から行うこともできる。
又、従来の場合各ボードへの選択信号＊IDSは
４ビツトを用いていたが、本実施例ではこれを１
ビツトで行うようにしている。
４ビツトを用いていたが、本実施例ではこれを１
ビツトで行うようにしている。
以上説明したように、本発明ではボードの種類
及び同一種類のボードの枚数が最大である最大シ
ステムでロジカルスロツト番号を決めてソフトウ
エアを作成して、ボードの種類及び同一種類のボ
ードの枚数が最大システムより少ない下位システ
ムで、同一種類のボードを最大システムのロジカ
ルスロツト番号に割り当てるようにしたので、最
大システムのソフトウエアを変更、コンバードす
ることなくそのまま使用でき、システム構成が変
動するシステムにおけるソフトウエアの開発の促
進に有用である。
及び同一種類のボードの枚数が最大である最大シ
ステムでロジカルスロツト番号を決めてソフトウ
エアを作成して、ボードの種類及び同一種類のボ
ードの枚数が最大システムより少ない下位システ
ムで、同一種類のボードを最大システムのロジカ
ルスロツト番号に割り当てるようにしたので、最
大システムのソフトウエアを変更、コンバードす
ることなくそのまま使用でき、システム構成が変
動するシステムにおけるソフトウエアの開発の促
進に有用である。
また、装置の組立においても同じ種類のボード
であつてもアドレス設定などのわずらわしい手作
業を全く行うことなく、単にバツクパネルに挿入
するのみでよい。これは保守時におけるボード交
換作業を楽にする意味でもメリツトがある。
であつてもアドレス設定などのわずらわしい手作
業を全く行うことなく、単にバツクパネルに挿入
するのみでよい。これは保守時におけるボード交
換作業を楽にする意味でもメリツトがある。
第１図は本発明の実施例のバツクパネルのスロ
ツト番号とボードの関係を示す図であり、第２図
は下位システムにおけるボードのブロツク構成図
を示す図であり、第３図はスロツト番号制御ユニ
ツト４０の詳細なブロツク構成図を示す図であ
り、第４図はスロツト番号ローダのタイムチヤー
トを示す図であり、第５図は本実施例のアドレス
マツプを示す図である。 １０……最大システムのバツクパネル、１１…
…フイジカルスロツト番号、１２……ロジカルス
ロツト番号、２０……下位システムのバツクパネ
ル、２１……フイジカルスロツト番号、２２……
ロジカルスロツト番号、３１……スロツト番号ロ
ーダ、３３，３４，３５……モジユール識別番
号、４０……スロツト番号制御ユニツト、４２…
…スロツト番号レジスタ、５０……バス、５１…
…アドレスバス、５２……データバス。
ツト番号とボードの関係を示す図であり、第２図
は下位システムにおけるボードのブロツク構成図
を示す図であり、第３図はスロツト番号制御ユニ
ツト４０の詳細なブロツク構成図を示す図であ
り、第４図はスロツト番号ローダのタイムチヤー
トを示す図であり、第５図は本実施例のアドレス
マツプを示す図である。 １０……最大システムのバツクパネル、１１…
…フイジカルスロツト番号、１２……ロジカルス
ロツト番号、２０……下位システムのバツクパネ
ル、２１……フイジカルスロツト番号、２２……
ロジカルスロツト番号、３１……スロツト番号ロ
ーダ、３３，３４，３５……モジユール識別番
号、４０……スロツト番号制御ユニツト、４２…
…スロツト番号レジスタ、５０……バス、５１…
…アドレスバス、５２……データバス。
Claims (1)
- 【特許請求の範囲】 １ 複数のボードから構成される制御システムで
あつて、前記ボードの使用枚数が変動するシステ
ムにおけるボードのスロツト番号割当方法におい
て、 ボードの種類及び同一種類のボードの枚数が最
大である最大システムにおけるフイジカルスロツ
ト番号を、ロジカルスロツト番号としてソフトウ
エアを作成し、 ボードの種類及び同一種類のボードの枚数の少
くとも一方が前記最大システムより少ない下位シ
ステムにおいて各スロツトにある各ボードのモジ
ユール識別記号を読出し、 前記各ボードを前記最大システムの同一種類の
ボードのロジカルスロツト番号に割当て、 前記最大システムにおけるソフトウエアを変更
することなく実行させるようにしたことを特徴と
するボードスロツト番号の割当方法。 ２ 複数のCPUボードから、ホストCPUとなる
ボードを決定してから各ボードをロジカルスロツ
ト番号に割当てるようにしたことを特徴とする特
許請求の範囲第１項記載のボードスロツト番号の
割当方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61089641A JPS62245461A (ja) | 1986-04-18 | 1986-04-18 | ボ−ドスロツト番号の割当方法 |
| PCT/JP1987/000226 WO1987006369A1 (fr) | 1986-04-18 | 1987-04-10 | Procede d'affectation d'un numero de fentes de plaques |
| DE87902717T DE3788502T2 (de) | 1986-04-18 | 1987-04-10 | Verfahren zur zuweisung einer leiterplattensteckplatznummer. |
| EP87902717A EP0266428B1 (en) | 1986-04-18 | 1987-04-10 | Method of assigning a board slot number |
| US07/501,306 US4992976A (en) | 1986-04-18 | 1990-03-23 | Method of allocating board slot numbers with altering software |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61089641A JPS62245461A (ja) | 1986-04-18 | 1986-04-18 | ボ−ドスロツト番号の割当方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62245461A JPS62245461A (ja) | 1987-10-26 |
| JPH0519183B2 true JPH0519183B2 (ja) | 1993-03-16 |
Family
ID=13976399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61089641A Granted JPS62245461A (ja) | 1986-04-18 | 1986-04-18 | ボ−ドスロツト番号の割当方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4992976A (ja) |
| EP (1) | EP0266428B1 (ja) |
| JP (1) | JPS62245461A (ja) |
| DE (1) | DE3788502T2 (ja) |
| WO (1) | WO1987006369A1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01237785A (ja) * | 1988-03-18 | 1989-09-22 | Canon Inc | 電子機器 |
| US5257387A (en) * | 1988-09-09 | 1993-10-26 | Compaq Computer Corporation | Computer implemented method and apparatus for dynamic and automatic configuration of a computer system and circuit boards including computer resource allocation conflict resolution |
| JP2644554B2 (ja) * | 1988-11-15 | 1997-08-25 | 株式会社日立製作所 | 情報処理システム |
| JPH02139611A (ja) * | 1988-11-19 | 1990-05-29 | Nec Corp | 筐体内に於ける実装位置検出方式 |
| US5214767A (en) * | 1989-02-07 | 1993-05-25 | Compaq Computer Corp. | Full address and odd boundary direct memory access controller which determines address size by counting the input address bytes |
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|---|---|---|---|---|
| US4025903A (en) * | 1973-09-10 | 1977-05-24 | Computer Automation, Inc. | Automatic modular memory address allocation system |
| JPS5416185A (en) * | 1977-07-07 | 1979-02-06 | Toshiba Corp | Semiconductor device |
| JPS54161854A (en) * | 1978-06-13 | 1979-12-21 | Sanyo Electric Co Ltd | Input/output control system for information processor |
| JPS5720192A (en) * | 1980-07-07 | 1982-02-02 | Diesel Kiki Co Ltd | Controller for revolution number of dc motor |
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| US4468729A (en) * | 1981-06-29 | 1984-08-28 | Sperry Corporation | Automatic memory module address assignment system for available memory modules |
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| JPS6126158A (ja) * | 1984-07-16 | 1986-02-05 | Nec Corp | 情報伝送装置 |
-
1986
- 1986-04-18 JP JP61089641A patent/JPS62245461A/ja active Granted
-
1987
- 1987-04-10 DE DE87902717T patent/DE3788502T2/de not_active Expired - Fee Related
- 1987-04-10 WO PCT/JP1987/000226 patent/WO1987006369A1/ja not_active Ceased
- 1987-04-10 EP EP87902717A patent/EP0266428B1/en not_active Expired - Lifetime
-
1990
- 1990-03-23 US US07/501,306 patent/US4992976A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0266428A4 (en) | 1990-03-08 |
| DE3788502D1 (de) | 1994-01-27 |
| EP0266428A1 (en) | 1988-05-11 |
| EP0266428B1 (en) | 1993-12-15 |
| JPS62245461A (ja) | 1987-10-26 |
| DE3788502T2 (de) | 1994-04-07 |
| US4992976A (en) | 1991-02-12 |
| WO1987006369A1 (fr) | 1987-10-22 |
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