JPH039498B2

JPH039498B2 -

Info

Publication number: JPH039498B2
Application number: JP2414782A
Authority: JP
Inventors: Masaji Miura; Takao Oota; Seitaro Iwahashi; Kyoto Hirase
Original assignee: Omron Corp
Current assignee: Omron Corp
Priority date: 1982-02-17
Filing date: 1982-02-17
Publication date: 1991-02-08
Also published as: JPS58142419A

Description

【発明の詳細な説明】この発明はプログラマブル・コントローラの入
出力装置に関し、特に、コントローラ本体との間
で直列データ伝送により入出力データを交換でき
るようにした入出力装置に関する。

最近では、一般の機械プラント等の制御システ
ムにおいて、プログラマブル・コントローラを用
いた比較的大規模な集中制御システムがよく見ら
れる。このような集中制御システムにおいては、
多くの場合、例えばリミツトスイツチ、温度スイ
ツチ、近接スイツチ、光電スイツチ等の各種入力
機器やモータ、プランジヤ、電磁弁等の各種出力
機器がそれぞれ別個の信号線で中央の制御装置に
接続されている。この場合、これらの入出力機器
の数が多くて、しかも各入出力機器が比較的広い
空間に分散しているシステムでは、各入出力機器
と中央制御装置を結ぶ配線スペースや配線コスト
が大きな問題となつており、この間の信号伝送を
適宜な多重伝送を応用して簡便化したいとの要望
が強い。

従来から各種の多重伝送システムが知られてお
り、これをプログラマブル・コントローラにおけ
る入出力データの伝送に利用したものもある。し
かし、従来の多重伝送システムは、各端末に固有
のアドレスを割り当て、各端末にはそのアドレス
を判断する回路を有し、このアドレス判別回路を
含む伝送制御手順が非常に複雑かつ高度であり、
従つて高価な装置となつている。勿論、そのよう
な高度な回路方式とする意義はある訳であるが、
プログラマブル・コントローラにおける入出力デ
ータ伝送システムに不必要な機能が多く、そのた
め上述の要望に適切に応え得るものではなかつ
た。

この発明は上述した従来の問題点に鑑みなされ
たものであり、その目的は、入出力装置をコント
ローラ本体と別体に構成し、この入出力装置を必
要数だけコントローラ本体に対して直列データ線
とクロツク信号線の２系統の信号線で接続するだ
けで、入出力装置側にはアドレス判別回路不要
で、しかも面倒な伝送制御手順を介することなく
コントローラ本体から入出力装置への出力データ
の転送および入出力装置からコントローラ本体へ
の入力データの伝送を行なえるようにしたプログ
ラマブル・コントローラの入出力装置を提供する
ことにある。

以下、この発明の実施例を図面に基づいて詳細
に説明する。

第１図はこの発明を適用したプログラマブル・
コントローラ・システムの全体の概略構成を示す
ブロツク図である。このプログラマブル・コント
ローラは、コントローラ本体１と複数台の入出力
装置２，２，……とに分割構成されている。この
実施例における複数台の入出力装置２，２，……
は全く同一構成である。各入出力装置２には、リ
ミツトスイツチ等の各種入力機器が接続される４
つの入力端子と、モータやプランジヤ等の各種出
力機器が接続される４つの出力端子を備える。各
入力端子に印加される信号を外部入力信号と称
し、この信号にIN１〜IN４，IN５〜IN８，IN
９〜IN１２という各別の番号を付ける。同様に、
入出力装置２の出力端子から出力される信号を外
部出力信号と称し、この信号にOUT１〜OUT
４，OUT５〜OUT８，OUT９〜OUT１２とい
う各別の識別番号を付ける。

コントローラ本体１は、全体の制御の中枢とな
るCPU３（中央処理ユニツト）と、CPU３によ
つて実行されるシステムプログラムを格納したシ
ステムプログラムメモリ４と、CPU３によつて
各種可変データの一時格納エリアと使われるシス
テムデータメモリ５と、使用者が任意に設定した
シーケンス制御プログラムが格納されるユーザプ
ログラムメモリ６と、上記入出力装置２における
外部入出力信号と対応した入出力データのバツフ
アメモリとなる入出力メモリ７と、コントローラ
本体１から入出力装置２に出力データを与えると
ともに、入出力装置２からの入力データをコント
ローラ本体１に取込むためのインターフエイスと
なる入出力ポート８を備えている。

周知のように、この種のプログラマブル・コン
トローラにおけるユーザプログラムの実行動作
は、基本的に、ユーザプログラムメモリ６からユ
ーザ命令を順次読出し、各ユーザ命令に従つて入
出力メモリ７に格納されている入出力データ間の
演算処理をし、かつその演算結果によつて入出力
メモリ７中の出力データを更新することであり、
またユーザプログラムの実行と同期して入出力装
置２からの入力データを入出力メモリ７の所定エ
リアに書込む入力更新動作と、入出力メモリ７の
所定エリアの出力データを入出力装置２に転送す
る出力更新動作が行なわれ、これにより入出力装
置２に与えられる入力データと入出力装置２から
出力する出力データとの関係において、ユーザプ
ログラムにて指定されたシーケンス状態が作り出
される訳である。この発明に係る入出力データの
伝送は、上記入力更新動作および出力更新動作を
行なうために、コントローラ本体１と入出力装置
２との間で行なわれる入出力データの伝送であ
る。

コントローラ本体１はデータ伝送のための端子
として、直列データ入出力端子SDTとクロツク
信号出力端子CKTとを備えている。直列データ
入出力端子SDTに印加される信号はレシーバ９
を介して入力ポートＰ１に印加される。出力ポー
トＰ２からの信号はドライバ１０を介して直列デ
ータ入出力端子SDTに出力される。このドライ
バ１０は出力ポート３からの信号によつて禁止さ
れる。クロツク信号出力端子CKTには出力ポー
トＰ４から出力されるクロツク信号がドライバ１
１を介して出力される。

入出力装置２はデータ伝送を行なうための端子
として、左直列データ入出力端子SDLと右直列
データ入出力端子SDR、クロツク信号入力端子
CKLを有している。３台の入出力装置２は、互
いの右直列データ入出力端子SDRと左直列デー
タ入出力端子SDLが直列データ線１２で接続さ
れ、互いのクロツク信号入力端子CKLがクロツ
ク信号線１３で接続され、この両伝送線１２，１
３によつて３台が直列的に接続されている。また
左端の入出力装置２の左直列データ入出力端子
SDLはコントローラ本体１の直列データ入出力
端子SDTと直列データ線１２でもつて接続され、
またそのクロツク信号入力端子CKLはコントロ
ーラ本体１のクロツク信号出力端子CKTとクロ
ツク信号線１３でもつて接続されている。すなわ
ち、３台の入出力装置２はコントローラ本体１と
直列データ線１２を介して直列に接続されてお
り、クロツク信号線１３には並列に接続されてい
る。また、右端の入出力装置２の右直列データ入
出力端子SDRは開放され、この開放されている
右直列データ入出力端子SDRに更に直列に他の
入出力装置２を接続することができる。

第２図は１台の入出力装置２の詳細な回路図を
示している。同図に示すように、この入出力装置
には、５ビツトの一方向シフトレジスタ１４と、
このシフトレジスタ１４の１〜４ビツトまでの並
列出力端Ｑ１〜Ｑ４に接続されたラツチ回路１５
と、このラツチ回路１５の出力を外部出力信号
OUT１〜OUT４として並列に出力するドライバ
１６と、外部入力信号IN４〜IN１を並列に受け
て上記シフトレジスタ１４の１〜４ビツト目まで
の並列入力端Ｄ１〜Ｄ４に印加するレシーバ１７
と、上記シフトレジスタの５ビツト目の入力端Ｄ
５に常時Ｈレベルの信号を印加する回路と、左直
列データ入出力端子SDLに印加される信号を受
けるレシーバ１９と、左直列データ入出力端子
SDLに信号を送出するゲート付きドライバ２０
と、右直列データ入出力端子SDRに印加される
信号を受けるレシーバ２１と、右直列データ入出
力端子SDRに信号を送出するゲート付きドライ
バ２２と、クロツク信号入力端子CKLに印加さ
れる信号を受けるレシーバ２３と、上記左直列デ
ータ入出力端子SDLに印加される信号を上記シ
フトレジスタ１４の直列入力SIとし該シフトレジ
スタ１４の４ビツト目の出力端Ｑ４から得られる
直列出力を上記右直列データ入出力端子SDRに
導出する状態か、あるいは右直列データ入出力端
子SDRに印加される信号を上記シフトレジスタ
４の直列入力SIとし該シフトレジスタ１４の５ビ
ツト目の出力端Ｑ５から得られる直列出力を上記
左直列データ入出力端子SDLに導出する状態に
切換える切換回路（上記ゲート付きドライバ２
０，２２および論理ゲートＧ１，Ｇ２，Ｇ３によ
つて構成される）と、クロツク信号入力端子
CKLに印加される信号のレベルが一定時間以上
固定されたのを検出し、上記ラツチ回路１５のラ
ツチ信号、上記シフトレジスタ１４の並列入力読
込信号および上記切換回路の反転信号を作る制御
回路１８とを備える。

クロツク信号入力端子CKLに印加される信号
はレシーバ２３を介して受信され、シフトレジス
タ１４のシフトクロツク信号CKとして信号され
るとともに、制御回路１８に入力される。

制御回路１８は、コントローラ本体１からクロ
ツク信号線１３に出力されるクロツク信号の周期
をTOとすると、そのクロツク信号が休止されて
信号線１３の信号レベルがＨレベルまたはＬレベ
ルに固定され、上記クロツク周期TOより充分大
きな一定時間Ｔ１以上連続したことを検出するも
のである。この検出は、EOR回路２５とタイマ
回路２６とフリツプフロツプ２７とによつて行な
われる。フリツプフロツプ２７は電源投入時にパ
ワーオンリセツト回路５０によつて初期リセツト
される。フリツプフロツプ２７の出力Ｑとレシー
バ２３の出力信号ａ（クロツク線１３の信号）と
がEOR回路２５に入力され、その出力信号ｂが
タイマ回路２６に入力され、その出力信号ｃによ
つてフリツプフロツプ２７が反転制御されるよう
になつている。

タイマ回路２６はその入力信号ｂがＬレベルに
なり、上述した一定時間Ｔ１だけ連続してＬレベ
ルになつたときに出力信号ｃを出力し、フリツプ
フロツプ２７を反転させる。従つてこのタイマ回
路２６は、フリツプフロツプ２７がセツトされて
Ｑ＝Ｈとなつているときは、クロツク信号線１３
の信号ａがＴ１時間以上Ｈレベルになつたのを検
出するように作用し、またフリツプフロツプ２７
がリセツトされてＱ＝Ｌとなつた場合は、クロツ
ク信号線１３の信号ａが時間Ｔ１以上Ｌレベルに
固定されたのを検出するように作用する。

フリツプフロツプ２７の出力は上記切換回路の
制御信号となる。つまり、フリツプフロツプ２７
がリセツトされていて、Ｑ＝Ｌ、＝Ｈの場合、
ドライバ２０と論理ゲートＧ２が禁止されるとと
もに、ドライバ２２と論理ゲートＧ１が能動とな
り、この状態にては、左直列データ入出力端子
SDLに印加される信号がシフトレジスタ１４の
直列入力端SIに入力されるとともに、シフトレジ
スタ１４の直列出力端Ｑ４からの信号が右直列デ
ータ入出力端子SDRに導出される。反対にフリ
ツプフロツプ２７がセツトされ、Ｑ＝Ｈ、＝Ｌ
となつた場合、右直列データ入出力端子SDRに
印加される信号がシフトレジスタ１４の直列入力
端SIに入力され、シフトレジスタ１４の直列出力
端Ｑ４からの信号が左直列データ入出力端子
SDLに導出される。

また、フリツプフロツプ２７のＱ出力がＨレベ
ルに立上つたのが立上り検出用の微分回路２８で
検出され、この微分回路２８の出力パルスが上記
ラツチ回路１５のラツチ信号Ｔとして印加され
る。フリツプフロツプ２７のＱ出力は遅延回路２
９で僅かに遅延され、その遅延出力は立上り検出
用の微分回路３０に入力され、この微分回路３０
からの出力パルスが上記シフトレジスタ１４の並
列入力読込信号LDとして印加される。

次にコントローラ本体１側の入出力データの伝
送動作について説明する。コントローラ本体１
は、入出力ポート８のポートＰ４からドライバ１
１を介してクロツク信号線１３に所定数のクロツ
ク信号を送出して上記シフトレジスタ１４をシフ
トすると同時に、これに同期してポートＰ２から
ドライバ１０を介して直列データ線１２に出力デ
ータを順次直列に出力することにより、これら出
力データPH上記シフトレジスタ１４にセツトし、
その後クロツク信号線１３のレベルを一定時間Ｔ
１以上固定することにより上記シフトレジスタ１
４にセツトされた上記出力データを上記ラツチ回
路１５にラツチさせるとともに、上記レシーバ１
７からの入力データを上記シフトレジスタ１４に
読込ませ、また上記切換回路を反転させ、その後
クロツク信号線１３に所定数のクロツク信号を送
出してシフトレジスタ１４を再びシフトさせ、シ
フトレジスタ１４にセツトされた入力データを直
列データ線１２、レシーバ９を介して入出力ポー
ト８のポートＰ１から順次コントローラ本体１に
取込むように動作する。この動作はCPU３がシ
ステムプログラムメモリ４に格納された入出力デ
ータ転送ルーチンを実行することによつて行なわ
れる。

また、コントローラ本体１は、入出力装置２が
何台接続されているかを以下に説明するようにし
て知ることができる。つまり、本プログラマブ
ル・コントローラ・システムでは、コントローラ
本体１に接続できる入出力装置２の最大数をＮと
すると、常にＮ台の入出力装置２を接続しなけれ
ばならない訳ではなく、ユーザの必要に応じてＮ
台以下の任意数の入出力装置２を接続することが
できる。そして、Ｎ台より少ないＭ台の入出力装
置にしか接続されていない場合、その少ない分だ
け入出力データ伝送の時間を短縮するために、接
続されているＭ台分の伝送制御しか行なわなくて
済むように、何台の入出力装置２が接続されてい
るかを知る訳である。

先の説明から明らかなように、コントローラ本
体１から入出力装置２に出力データを送出する場
合には、入出力装置２の左直列データ入出力端子
SDLがシフトレジスタ１４の直列入力端SIに接
続され、該シフトレジスタ１４の直列出力端Ｑ４
が右直列データ入出力端子SDRに接続された状
態となり、このとき入出力端子SDLとSDRから
みると、シフトレジスタ１４は４ビツトシフトレ
ジスタとして動作する。また、入出力装置２から
コントローラ本体１へ入力データを送る場合に
は、右直列データ入出力端子SDRがシフトレジ
スタ１４の直列入力端SIに接続され、シフトレジ
スタ１４の直列出力端Ｑ５が左直列データ入出力
端子SDLに接続され、このとき両入出力端子
SDRとSDLとの間でシフトレジスタ１４は５ビ
ツトシフトレジスタとして動作する。

シフトレジスタ１４が５ビツトのシフトレジス
タとして動作する入力データの伝送時において、
シフトレジスタ１４に並列入力読込信号LDによ
つて読込まれた並列入力信号Ｄ１〜Ｄ５がクロツ
ク信号入力端子CKLに印加されるクロツク信号
に同期して、Ｄ５→Ｄ４→Ｄ３→Ｄ２→Ｄ１の順
番で直列データ入出力端子SDLから出力される。
ここで第２図に示すように、Ｄ１にはIN４が、
Ｄ２にはIN３が、Ｄ３にはIN２が、Ｄ４にはIN
１がそれぞれ入力されるようになつているととも
に、Ｄ５には上述したように常時Ｈレベル信号が
入力されるようになつている。従つて、シフトレ
ジスタ１４の直列出力端Ｑ５から左直列データ入
出力端子SDLに出力される５ビツトの直列デー
タのうち、先頭の１ビツト目は必ずＨレベル信号
であり、それに続いてIN１→IN２→IN３→IN
４の４ビツトの外部入力信号が順番に出力され
る。

一方、第２図に示すように、右直列データ入出
力端子SDRに印加される信号を受けるレシーバ
２１の入力側は抵抗６０によつて接地電位にプル
ダウンされており、右直列データ入出力端子
SDRに後続の入出力装置２が接続されておらず、
この端子SDRが開放されていると、レシーバ２
１にはＬレベル信号が入力された形となる。従つ
て第２図に示す入出力装置２の後段に他の装置２
が繋がつていないとすると、シフトレジスタ１４
に並列入力読込信号LDが与えられた後、端子
CKLに５発のクロツク信号が与えられると、左
直列データ入出力端子SDLには、Ｈレベル信号
→IN１→IN２→IN３→IN４の順番で５ビツト
の直列データが出力される。更に続いて端子
CKLに５発のクロツク信号が与えられると、解
放されている右直列データ入出力端子SDR側か
らのＬレベル信号が左直列データ入出力端子
SDLに出力されることになる。

従つてコントローラ本体１は、クロツクパルス
を５パルス出力する度に、最初のパルスに同期し
て入力される入力データがＨデータかあるいはＬ
レベルかによつて入出力装置２が接続されている
か接続されていないかを識別することができる。

第３図はコントローラ本体１によつて実行され
る上述の入出力データ伝送ルーチンの概要を示す
フローチヤートである。このフローチヤートに従
つてデータ伝送動作を順番に説明する。第１回目
のデータ伝送時にはステツプ301から開始される。
ステツプ301では、接続可能な最大数の入出力装
置２がコントローラ本体１に接続された場合の１
番最後の出力データのアドレス4Nを設定する。
次のステツプ302で出力ポートＰ４をＬレベルに
する。次のステツプ303では設定されたアドレス
の出力データを出力ポートＰ２から出力する。な
おこのとき出力ポートＰ３からの信号によつてド
ライバ１０を働かすのは勿論である。

次のステツプ304では出力ポートＰ４の信号を
Ｈレベルにする。次のステツプ305ではクロツク
信号の周期TOより多少短いＴ時間だけカウント
する。Ｔ時間経過後のステツプ306では出力ポー
トＰ４の信号をＬレベルにする。次のステツプ
307では出力データOUT１までの伝送を終了した
か否かを判断する。伝送を終了していない場合は
ステツプ308に進み、出力データのアドレスを１
だけ減算し、出力データOUT（4N−１）のアド
レスを設定する。そして、先のステツプ303に戻
る。

以上のステツプ303→304→305→306→307→308
が出力データOUT（4N）〜OUT１について繰り
返されることにより、各出力データがクロツク信
号に同期してコントローラ本体１から出力され
る。

上述の出力データ伝送動作が終了するとステツ
プ307からステツプ309に進み、出力ポートＰ４の
信号をＨレベルにする。次のステツプ310では上
記制御回路１８を働かすのに必要なＴ１時間をカ
ウントする。これによつてクロツク信号線１３の
信号レベルがＴ１時間以上Ｈレベルに固定される
ことになり、制御回路１８が動作し、シフトレジ
スタ１４にセツトされた出力データがラツチ回路
１５にラツチされてドライバ１６を介して出力さ
れるとともに、レシーバ１７からの入力データが
シフトレジスタ１４に読込まれ、また上記切換回
路の接続関係が反転される。

コントローラ本体１側では次のステツプ311で
１番目の入力データIN１のアドレスを設定する。
次のステツプ312では上記遅延回路２９の遅延時
間Ｔ２だけ待機する。また出力ポートＰ３からの
信号によりドライバ１０を禁止する。次のステツ
プ313では入出力装置２の接続台数カウンタｍを
クリアする。次のステツプ314では入力ポートＰ
１に印加する入力データを読込む。次のステツプ
315ではその入力データがＨレベルかＬレベルか
を判断する。先に説明したように、この最初の入
力データがＨレベルであるのは、１台目の入出力
装置２が接続されていることを意味する。その場
合ステツプ316に進み、４進カウンタＫをクリア
する。次のステツプ317では出力ポートＰ４の信
号をＬレベルにする。次のステツプ318では上記
時間Ｔをカウントする。次のステツプ319では出
力ポートＰ４の信号をＨレベルにする。次のステ
ツプ320では入力ポートＰ１に印加される入力デ
ータを読込み、設定されたアドレスに格納する。
次のステツプ321では上記接続台数カウンタｍを
＋１する。次のステツプ322では設定アドレスを
＋１する。次のステツプ323では４進カウンタＫ
を＋１する。次のステツプ324では４進カウンタ
Ｋがカウントアツプしたかどうかを判断する。カ
ウントアツプしていなければ先のステツプ317に
戻る。

上記ステツプ317〜324を４回繰り返すことによ
り、１台目の入出力装置２の４ビツトの入力デー
タIN１〜IN４がコントローラ本体１の取込まれ
て所定のアドレスに格納される。

上記４進カウンタＫがカウントアツプすると、
先のステツプ314に戻り、入力ポートＰ１に印加
される入力データを読込む。そして上記と同様
に、その入力データがＨレベルかＬレベルかを判
断する。この入力データがＨレベルであるのは、
２台目の入出力装置２が接続されていることを意
味する。その場合は、ステツプ316側に進み、１
台目の入出力装置２と全く同様に、入力データ
IN５〜IN８を読込んで所定のアドレスに格納す
るとともに、入力データを読込む毎に接続台数カ
ウンタｍを＋１する。

第１図に示したように３台の入出力装置２が接
続されている場合、接続台数カウンタｍが「12」
となつた後にステツプ324からステツプ314に戻る
と、このステツプ314で読込まれた入力データに
ついて次のステツプ315でＬレベルであることが
検出される。すなわち４台目の入出力装置２は接
続されていないことが検出される。この場合ステ
ツプ315からステツプ325に進み、出力ポートＰ４
の信号をＬレベルにする。次のステツプ326で制
御回路１８を動作させるのに必要な時間Ｔ１をカ
ウントする。これにより制御回路１８および切換
回路は初期状態に復帰する。この１回目の動作に
よつて接続台数カウンタｍに、入出力装置２の接
続台数をＭとするとｍ＝４×Ｍがカウントされた
ことになる。そして２回目以降の入出力データの
伝送に際しては、ステツプ301からではなくステ
ツプ327からスタートする。すなわち、コントロ
ーラ本体１から出力データを送出する際に、実際
に接続されている入出力装置２の最後の出力信号
のアドレスを設定し、そこからアドレスをデイク
リメントしながら出力データを送出することにな
る。従つて無意味な接続されていない入出力装置
２に対する出力データの送出時間を完全に無くす
ことができるのである。

以上詳細に説明したように、この発明に係るプ
ログラマブル・コントローラの入出力装置によれ
ば、コントローラ本体と必要数の入出力装置とを
直列データ線とクロツク信号線の２系統の信号線
で結ぶだけで、入力データの取込みおよび出力デ
ータの送出という双方向の信号伝送が行なえ、伝
送線の布設が非常に簡単でかつ安価となる。また
入出力装置には、アドレスを判定する回路を設け
る必要がなく、面倒な伝送制御手順を取り扱う制
御回路も必要なく、単にクロツク信号が休止され
てクロツク信号線レベルが一定以上固定されたの
を検出するためのタイマ回路やフリツプフロツプ
等からなる極く簡単な制御回路を設けるだけで良
く、入出力装置における伝送制御部分の構成は極
めて簡単となり、これを安価に製作することがで
きる。特に、この発明のものでは、双方向シフト
レジスタより相当安価な一方向シフトレジスタを
用いて構成しているので、安価となる。

更にこの発明のものでは、コントローラ本体側
において入出力装置の接続台数を知ることができ
る構成となつているので、入出力データの伝送時
間を実際に接続されている入出力装置の数に見合
つた最少の時間にすることができるという効果を
奏する。

【図面の簡単な説明】

第１図はこの発明を適用したプログラマブル・
コントローラ・システムの概略構成を示すブロツ
ク図、第２図は入出力装置の具体的構成を示すブ
ロツク図、第３図はコントローラ本体側が実行す
る入出力データ伝送ルーチンの概要を示すフロー
チヤートである。１……コントローラ本体、２……入出力装置、
１２……直列データ、１３……クロツク信号線、
１４……シフトレジスタ、１５……ラツチ回路、
１６……ドライバ、１７……レシーバ、１８……
制御回路、SDL……左直列データ入出力端子、
SDR……右直列データ入出力端子、CKL……ク
ロツク信号入力端子、SI……直列入力端、Ｑ４…
…直列出力端、Ｑ１〜Ｑ４……並列データ出力
端、Ｄ１〜Ｄ４……並列データ出力端、Ｄ１〜Ｄ
４……並列データ入力端、LD……並列データ読
込信号。

Claims

【特許請求の範囲】

１２つの直列データ入出力端子ＡおよびＢと、
クロツク信号入力端子と、このクロツク信号入力
端子に印加されるクロツク信号によつて一方向に
のみシフトされる（Ｘ＋１）ビツトのシフトレジ
スタと、このシフトレジスタの１〜Ｘビツトの並
列出力端に接続されたラツチ回路と、このラツチ
回路の出力を外部出力信号として並列に導出する
ドライバと、外部入力信号を並列に受けて上記シ
フトレジスタの１〜Ｘビツトの並列入力端に印加
するレシーバと、上記シフトレジスタの（Ｘ＋
１）ビツト目の入力端に常時Ｈレベル信号を印加
する回路と、上記入出力端子Ａに印加される信号
を上記シフトレジスタの直列入力とし該シフトレ
ジスタのＸビツト目の出力端から得られる直列出
力を上記入出力端子Ｂに導出する状態か、あるい
は上記入出力端子Ｂに印加される信号を上記シフ
トレジスタの直列入力と該シフトレジスタの（Ｘ
＋１）ビツト目の出力端から得られる直列出力を
上記入出力端子Ａに導出する状態に切換える切換
回路と、上記クロツク信号入力端子に印加される
信号のレベルが一定時間以上固定されたのを検出
し、上記ラツチ回路のラツチ信号、上記シフトレ
ジスタの並列入力読込信号および上記切換回路の
反転信号を作る制御回路とを備えたプログラマブ
ル・コントローラの入出力装置。