JPS58155405A - プログラマブル・コントロ−ラの入出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はプログラマブル・コントローラの入出力装置
に関し、特に、コントローラ本体との間で直列データ伝
送により入出力データを交換できるようにした入出力装
置に関する。

最近では、一般の機械プラント等の一制御システムにお
いて、プログラマブル・コントローラを用いた比較的大
規模な集中制御システムがよく見られる。このような集
中制御システムにおいては、多くの場合、例えばリミッ
トスイッチ、温度スイッチ、近接スイッチ、光電スイッ
チ等の各種入力機器やモータ、プランジャ、電磁弁等の
各種出力機器がそれぞれ別個の信号線で中央の制御装置
に接続されている。この場合、これらの入出力機器の数
が多くて、しかも各入出力機器が比較的広い空間に分散
しているシステムでは、各入出力ｍｓと中央制御装置を
結ぶ配線スペースや配線コストが大きな問題となってお
り、この闇の信号伝送を適宜な多重伝送を応用して簡便
化したいとの要望が強い。

従来から各種の多重伝送システムが知られており、これ
をプログラマブル・コントローラにおける入出力データ
の伝送に利用したものもある。しかし、従来の多重伝送
システムは、各端末に固有のアドレスを割り当て、各端
末にはそのアドレスを判断する回路を有し、このアドレ
ス判別回路を含む伝送制御手順が非常に複雑かつ１度で
あり、従って＾価な装置となっている。勿論、そのよう
な１度な回路方式とする意義はある訳であるが、プログ
ラマブル・コントローラにおける入出力データ伝送シス
テムに不必要な機能が多く、そのため上述の要望に適切
に応え得るものではなかった。

この発明は上述した従来の問題点に鑑みなされローラ本
体と別体に構成し、この入出力装置を必！！鍮だけコン
トローラ本体に対して直列データ線とクロック信号線の
２系統の信号線で接続するだけで、入出力装置側にはア
ドレス判別回路が不要で、しかも面倒な伝送制御手順を
介することなくコントローラ本体から入出力装置への出
力データの転送および入出力装置からコントローラ本体
への入力データの伝送を行なえるようにしたプログラマ
ブル・コントローラの入出力装置を提供することにある
。

以下、この発明の実施例を図面に基づいて詳細に説明す
る。

第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの全体の概略構成を示すブロック図であ
る。このプログラマブル・コントローラは、コントロー
ラ本体１と複数台の入出力１［２，２，・・・・・・と
に分割構成されている。この実施例における複数台の入
出り装置２，２．・・・・・・は全く同一構成である。

各人出り装置２には、リミットスイッチ等の各種入力機
器が接続される４つの入力端子と、モータやプランジャ
等の各種出力機器が接続される４つの出力端子を備える
。各入力端子に印加される信号を外部入力信号と称し、
この信号にＩＮ１〜ＩＮ４．ＩＮ５〜ＩＮ８．ＩＮ９〜
ｌＮｌ２という各別の番号を付ける。同様に、入出力装
置２の出力端子から出力される信号を外部出力信号と称
し、この信号に０ＵＴＩ〜０ＵＴ４．０ＵＴ５〜０ＵＴ
８．０ＵＴ９〜０ＵＴ１２という各別の識別番号を付け
る。

コントローラ本体１は、全体の制御の中枢となるＣＰＵ
３　（中央処硬ユニット）と、ＣＰＵ３によって実行さ
れるシステムプログラムを格納したシステムプログラム
メモリ４と、ＣＰＵ３によって各種可変データの調時格
納エリアと使われるシステムデータメモリ５と、使用者
が任意に設定したシーケンス制御プログラムが格納され
るユーザプログラムメモリ６と、上記入出力装置！２に
おける外部入出力信号と対応した入出力データのバラフ
ンメモリとなる入出カメモリ７と、コントロー５− ラ本体１から入出力装置２に出力データを与えるととも
に、入出り装置２からの入力データをコントローラ本体
１に取込むためのインターフェイスとなる入出力ボート
８を備えている。

周知のように、この種のプログラマブル・コントローラ
におけるユーザプログラムの実行動作は、基本的に、ユ
ーザプログラムメモリ６からユーザ命令を順次読出し、
各ユーザ命令に従って入出カメモリ７に格納されている
入出力データ間の演算処理をし、かつその演粋結果によ
って入出カメモリ７中の出力データを更新することであ
り、またユーザプログラムの実行と同期して入出力装置
２からの入力データを入出カメモリ７の所定エリアに−
込む入力更新動作と、入出カメモリ７の断定エリアの出
力データを入出力装置２に転送する出力更新動作が行な
われ、これにより入出力装置２に与えられる入力データ
と入出力装ｗ２から出力する出力データとの関係におい
て、ユーザプログラムにて指定されたシーケンス状態が
作り出される訳である。この発明に係る入出力データの
伝送６− は、上記入力更新動作および出力更新動作を行なうため
に、コントローラ本体１と入出力装置２どの間で行なわ
れる入出力データの伝送である。

コントローラ本体１はデータ伝送のための端子として、
直列データ入出力端子８４）Ｔとクロック信号出力端子
ＣＫＴとを備えている。直列データ′入出力端子ＳＤＴ
に印加される信号はレシーバ９を介して入ｈボートＰ１
に印加される。出力ボートＰ２かうの信号はドライバ１
０を介して直列データ入出力端子ＳＤＴに出力される。

このドライバ１０は出力ボートＰ３からの信号によって
禁止される。クロック信号出力端子ＣＫＴには出力ボー
トＰ４から出力されるクロック信号がドライバ１１を介
して出りされる。

入出力装ｆｆ２はデータ伝送を行なうための端子として
、左直列データ入出力端子ＳＤＬと右直列データ入出力
端子ＳＤＲ，クロック信号入力端子ＣＫＬを有している
。３台の人、、出力装置２は、互いの右直列データ入出
力端子ＳＤＲと左直列データ入出り端子ＳＱＬが直列デ
ータ纏１２で接続さり信号線１３で接続され、この画伝
送線１２．１３によって３台が直列的に接続されている
。また左端の入出力装置２の左直列データ入出力端子Ｓ
ＱＬはコントローラ本体１の直列データ入出力端子ＳＤ
Ｔと直列データ纏１２でもって接続され、またそのクロ
ック信号入力端子ＣＫＬはコントローラ本体１のクロッ
ク信号出力端子ＣＫＴとクロック信号線１３でもって接
続されている。すなわち、３台の入出力ｉ！１ｌｆ２は
コントローラ本体１と直列データ線１２を介して直列に
接続されており、クロック信号線１３には並列に接続さ
れている。

また、右端の入出力装置ｆ２の右直列データ入出力端子
ＳＤＲは開放され、この開放されている右直列データ入
出力端子ＳＤＲに更に直列に他の入出力装置ｆ２を接続
することができる。

第２図は１台の入出力装置２２の詳細な回路図を示して
いる。同図に示すように、この入出力装置には、５ビツ
トの一方向シフトレジスタ１４と、このシフトレジスタ
１４０１〜４ビツトまでの並列出力端Ｑ１〜Ｑ４に接続
されたラッチ回路１５と、このラッチ回路１５の出力を
外部出力信＠０ＵＴ１〜０ＵＴ４として並列に出力する
ドライバ１６と、外部入力信号ＩＮ４〜ＩＮＩを並列に
受番ブて上記シフトレジスタ１４の１〜４ビツト目まで
の並列入力端Ｄ１〜Ｄ４に印加するレシーバ１７と、上
記シフトレジスタの５ビツト目の入力端Ｄ５に常時Ｈレ
ベルの信号を印加する回路と、左直列データ入出力端子
ＳＱＬに印加される信号を受けるレシーバ１９と、左直
列データ入出力端子ＳＤＬに信号を送出するゲート付き
ドライバ２０と、右直列データ入出力端子ＳＤＲに印加
される信号を受けるレシーバ２１と、右直列データ入出
力端子ＳＤＲに信号を送出するゲート付きドライバ２２
と、クロック信号入力端子ＣＫＬに印加される信号を受
けるレシーバ２３と、上記左直列データ入出力端子ＳＱ
Ｌに印加される信号を上記シフトレジスタ１４の直列入
力Ｓ■とし該シフトレジスタ１４の４ビツト目の出力端
Ｑ４から得られる直列出力を上記右直列データ入出力端
子ＳＤＲ９− に導出する状態か、あるいは右直列データ入出力端子Ｓ
ＤＲに印加される信号を上記シフトレジスタ４の直列人
力ＳＩとし該シフトレジスタ１４の５ビツト目の出力端
Ｑ５から得られる直列出力を上記左直列データ入出力端
子Ｓ　Ｄ　Ｌ、に導出する状態に切換える切換回路（上
記ゲート付きドライバ２０．２２および論理ゲートＧ１
．Ｇ２．Ｇ３によって構成される）と、クロック信畳入
力端子ＣＫＬに印加される信号のレベルが一定時間以上
固定されたのを検出し、上記ラッチ回路１５のラッチ信
号、上記シフトレジスタ１４の並列人力読込信号および
上記切換回路の反転信号を作る制御回路１８とを備える
。

また本発明においては、論理ゲートＧ３から出力される
データ信号を僅かに遅延する遅延回路７０を備えている
。

クロック信号入力端子ＣＫＬに印加される信号はレシー
バ２３を介して受信され、シフトレジスタ１４のシフト
クロック信号ＣＫとして入力されるとともに、制御回路
１８に入力される。

１０− 制御回路１８は、コントローラ本体１からクロック信号
１１１１３に出力されるクロック信号の周期をＴＯとす
ると、そのクロック信号が休止されて信号線１３の信号
レベルがＨレベルまたはＬレベルに固定され、上記クロ
ック周期ＴＯより充分大きな一定時間Ｔ１以上連続した
ことを検出するものである。この検出は、ＦＯＲ回路２
５とタイマ回路２６とフリップ７０ツブ２７とによって
行なわれる。フリップ７Ｏツブ２７は電源投入時にパワ
ーオンリセット回路５０によって初期リセットされる。

フリップ７０ツブ２７の出力Ｑとレシーバ２３の出力信
号ａ　（クロック線１３の信号）とがＦＯＲ回路２５に
入力され、その出力信号すがタイマ回路２６に入力され
、その出力信号Ｃによってフリップフロップ２７が反転
制御されるようになっている。

タイマ回路２６はその入力信号わがＬレベルになり、上
述した一定時間Ｔ１だけ連続してＬレベルになったとき
に出力信＠Ｃを出力し、フリップフロップ２７を反転さ
せる。従ってこのタイマ回路２６は、フリップフロップ
２７がセットされてＱ＝Ｈとなっているときは、クロッ
ク信号線１３の信号ａがＴ１時間以以上レベルになった
のを検出するように作用し、またフリップ７０ツブ２７
がリセットされてＱ＝Ｌとなった場合は、クロック信号
線１３の信号ａが時間Ｔ１以以上レベルに固定されたの
を検出するように作用する。

フリップ７０ツブ２７の出力は上記切換回路の制御信号
となる。つまり、フリップフロップ２７がリセットされ
ていて、Ｑ＝Ｌ、Ｑ＝Ｈの場合、ドライバ２０と論理ゲ
ートＧ２が禁止されるとともに、ドライバ２２と論理ゲ
ートＧ１が能動となり、この状態にては、左直列データ
入出力端子ＳＱＬに印加される信号がシフトレジスタ１
４の直列入り端ＳＩに入力されるとともに、シフトレジ
スタ１４の直列出力端Ｑ４からの信号が右直列データ入
出力端子ＳＤＲに導出される。反対に７リツプ７０ツブ
２７がセットされ、Ｑ−Ｈ，？：Ａ＝１−となった場合
、右直列データ入出力端子ＳＤＲに印加される信号がシ
フトレジスタ１４の直列入力端Ｓ１に入力され、シフト
レジスタ１４の直列出力端Ｑ５からの信号が左直列デー
タ入出り端子ＳＤ１．に導出される。

また、フリップフロップ２７のＱ出力がＨレベルに立上
ったのが立上り検出用の微分回路２８で検出され、この
微分回路２８の出力パルスが上記ラッチ回路１５のラッ
チ信号Ｔとして印加される。

フリップ７０ツブ２７のＱ出力は遅延回路２９で僅かに
遅延され、その遅延出力は立上り検出用の微分回路３０
に入力され、この微分回路３０からの出力パルスが上記
シフトレジスタ１４の並列人力読込信号ＬＤとして印加
される。

次にコントローラ本体１側の入出力データの伝送動作に
ついて説明する。コントローラ本体１は、入出力ボート
８のボートＰ４からドライバ１１を介してりＯツク信号
線１３に所定数のクロック信号を送出して上記シフトレ
ジスタ１４をシフトすると同時に、これに同期してボー
トＰ２からドライバ１０を介して直列データｌ１１１２
に出力データを順次直列に出力することにより、これら
出力デ１３− 一タを上記シフトレジスタ１４にセットし、その後クロ
ック信号線１３のレベルを一定時闇Ｔ１以上固定するこ
とにより上記シフトレジスタ１４にセットされた上記出
力データを上記ラッチ回路１５にラッチさせるとともに
、上記レシーバ１７からの入力データを上記シフトレジ
スタ１４に読込ませ、また上記切換回路を反転させ、そ
の後りＯツク信号線１３に所定数のクロック信号を送出
してシフトレジスタ１４を再びシフトさせ、シフトレジ
スタ１４にセットされた入力データを直列データｍ１ｌ
ｌ　２．レシーバ９を介して入出力ボート８のボートＰ
１から順次コントローラ本体１に取込むように動作する
。この動作はＣＰＬ１３がシステムプログラムメモリ４
に格納された入出ｈデータ転送ルーチンを実行すること
によって行なわれる。

また、コントローラ本体１は、入出内装［２が何台接続
されているかを以下に説明するようにして知ることがで
きる。つまり、本プログラマブル・コントローラ・シス
テムでは、コントローラ本体１に接続できる入出力装置
２の最大数をＮとす１４− ると、常にＮ台の入出内装［２を接続しなければならな
い訳ではなく、ユーザの必要に応じてＮ台以下の任意数
の入出力装置２を接続することができる。そして、Ｎ台
より少ないＭ台の入出力装置にしか接続されていない場
合、その少ない分だけ入出力データ伝送の時間を短縮す
るために、接続されているＭ台分の伝送制御しか行なわ
なくて済むように、何台の入出力装置２が接続されてい
るかを知る訳である。

先の説明から明らかなように、コントローラ本体１から
入出力装置２に出力データを送出する場合には、入出力
装置２の左直列データ入出力端子ＳＱＬがシフトレジス
タ１４の直列入力端Ｓ■に接続され、該シフトレジスタ
１４の直列出力端Ｑ４が右直列データ入出力端子ＳＤＲ
に接続された状態となり、このとき入出力端子ＳＤＬと
ＳＤＲからみると、シフトレジスタ１４は４ビツトシフ
トレジスタとして動作する。また、入出力装置２からコ
ントローラ本体１へ入力データを送る場合には、右直列
データ入出力端子ＳＤＲがシフトレジスタ１４の直列入
力端Ｓ１に接続され、シフトレジスタ１４の直列出力端
Ｑ５が左直列データ入出力端子ＳＤＬに接続され、この
とき肉入出力端子ＳＤＲとＳＯＬとの闇でシフトレジス
タ１４は５ピツトシフトレジスタとして動作する。

シフトレジスタ１４が５ビツトのシフトレジスタとして
動作する入力データの伝送時において、シフトレジスタ
１４に並列人力読込信号ＬＤによって読込まれた並列入
力信号Ｄ１〜Ｄ５がクロック信号入力端子ＣＫＬに印加
されるクロック信号に同期して、Ｄ５→Ｄ４→Ｄ３→Ｄ
２→Ｄ１の順番で直列データ入出力端子ＳＱＬから出力
される。

ここで第２図に示すように、ＤｌにはＩＮ４が、Ｄ２に
はＩＮ３が、Ｄ３にはＩＮ２が、Ｄ４にはＩＮＩがそれ
ぞれ入力されるようになっているとともに、Ｄ５には上
述したように常時Ｈレベル信号が入力されるようになっ
ている。従って、シフトレジスタ１４の直列出力端Ｑ５
から左１列データ入出力端子ＳＯＬに出力される５ビツ
トの直列データのうち、先頭の１ビツト目は必ずＨレベ
ル信号であり、それに続いてＩＮ１→ＩＮ２→ＩＮ３→
ＩＮ４の４ピツトの外部入力信号が順番に出力される。

一方、第２図に示すように、右貞列データ入出力端子Ｓ
ＤＲに印加される信号を受けるレシーバ２１の入力側は
抵抗６０によって接地電位にプルダウンされており、右
直列データ入出力端子ＳＤＲに後続の入出力装置２が接
続されておらず、この端子ＳＤＲが開放されていると、
レシーバ２１にはＬレベル信号が入力された形となる。

従って第２図に示す入出内装＠２の後段に他の装置２が
繋がっていないとすると、シフトレジスタ１４に並列人
力読込信号ＬＤが与えられた後、端子ＧＫしに５発のク
ロック信号が与えられると、左貞列データ入出力端子Ｓ
ＤＬには、Ｈレベル信号→■Ｎ１→ＩＮ２→ＩＮ３→Ｉ
Ｎ４の順番で５ビツトの直列データが出力される。更に
続いて端子ＧＫしに５発のクロック信号が与えられると
、開放されている右直列データ入出力端子ＳＤＲ側から
のＬレベル信号が左直列データ入出力端子ＳＱＬに１７
− 出力されることになる。

従ってコントローラ本体１は、クロックパルスを５パル
ス出力する痕に、最初のパルスに同期して入力される入
力データがＨレベルかあるいはＬレベルかによって入出
力装置２が接続されているか接続されていないかを識別
することができる。

第３図はコントローラ本体１によって実行される上述の
入出力データ伝送ルーチンの概要を示すフローチャート
である。この）Ｏ−チャートに従ってデータ伝送動作を
順番に説明する。第１回目のデータ伝送時にはステップ
３０１から開始される。ステップ３０１では、接続可能
な最大数の入出力装置２がコントローラ本体１に接続さ
れた場合の１番最後の出力データのアドレス４Ｎを設定
する。次のステップ３０２で出力ポートＰ４をＬレベル
にする。次のステップ３０３では設定されたアドレスの
出力データを出力ポートＰ２から出力する。なおこのと
き出力ポートＰ３からの信号によってドライバ１０を働
かすのは勿論である。

次のステップ３０４では出力ポートＰ４の信号１８− をＨレベルにする。次のステップ３０５ではクロック信
号の周期ＴＯより多少短い１時間だけカウントする。１
時間経過後のステップ３０６では出力ポートＰ４の信号
をしレベルにする。次のステップ３０７では出力データ
０ＬＩＴＩまでの伝送を終了したか否かを判断する。伝
送を終了していない場合はステップ３０８に進み、出力
データのアドレスを１だけ減算し、出力データＯＵＴ　
（４Ｎ−１）のアドレスを設定する。そして、先のステ
ップ３０３に戻る。

以上のステップ３０３→３０４→３０５→３０６→３０
７→３０８が出力データＯＵＴ　（４Ｎ）〜ＯＬＪ　Ｔ
　１について轢り返されることにより、各出力データが
クロック信号に同一してコントローラ本体１から出力さ
れる。

上述の出力データ伝送動作が終了するとステップ３６７
からステップ３０９に進み、出力ポートＰ４の信号をＨ
レベルにする。次のステップ３１０では上記制御回路１
８を働かすのに必要なＴ１ｖＩｇ閣をカウントする。こ
れによってりＯツク信号線１３の信号レベルがＴ１時間
以ＩＨレベルに固定されることとなり、制御回路１８が
動作し、シフトレジスタ１４にセットされた出力データ
がラッチ回路１５にラッチされてドライバ１６を介して
出力されるとともに、レシーバ１７からの入力データが
シフトレジスタ１４に読込まれ、また上記切換回路の接
続関係が反転される。

コントローラ本体１側では次のステップ３１・１で１１
目の入力データＩＮ１のアドレスを設定する。次のステ
ップ３１２では上記遅延回路２９の遅延時ｆｌｌＴ２だ
け待機する。また出力ポートＰ３からの信号によりドラ
イバ１０を禁止する。次のステップ３１３では入出力装
置２の接続台数カウンターをクリアする。次のステップ
３１４では入力ボートＰ１に印加される入力データを読
込む。

次のステップ３１５ではその入力データがＨレベルかＬ
レベルかを判断する。先に説明したように、この最初の
入力データがＨレベルであるのは、１台目の入出力装置
２が接続されていることを意味する。その場合ステップ
３１６に進み、４進カウンタＫをクリアする。次のステ
ップ３１７では出力ポートＰ４の信号をＬレベルにする
。次のステップ３１８では上記時間■をカウントする。

次のステップ３１９では出力ポートＰ４の信号をＨレベ
ルにする。次のステップ３２０では入力ボートＰ１に印
加される入力データを読込み、設定されたアドレスに格
納する。次のステップ３２１では上記接続台数カウンタ
ーを＋１する。次のステップ３２２では設定アドレスを
−１１する。次のステップ３２３では４道カウンタＫを
＋１する。次のステップ３２４では４進カウンタＫがカ
ウントアツプしたかどうかを判断する。カウントアツプ
していなければ先のステップ３１７に戻る。

１記ステツプ３１７〜３２４を４回繰り返すことにより
、１台目の入出力装置２の４ビツトの入力データＩＮ１
〜ＩＮ４がコントローラ本体１の取込まれて所定のアド
レスに格納される。

上記４進カウンタＫがカウントアツプすると、先のステ
ップ３１４に戻り、入力ボートＰ１に印加される入力デ
ータを読込む。そして上記と同様２１− に、その入力データがＨレベルかしレベルかを判断する
。この入力データがＨレベルであるのは、２台目の入出
力装置２が接続されていることを意味する。その場合は
、ステップ３１６側に進み、１台目の入出内装［２と全
く同様に、入力データＩＮ５〜ＩＮ８を読込んで所定の
アドレスに格納するとともに、入力データを読込む毎に
接続台数カウンターを＋１する。

第１図に示したように３台の入出力装置２が接続されて
いる場合、接続台数カウンターが「１２」となった後に
ステップ３２４からステップ３１４に戻ると、このステ
ップ３１４で読込まれた入力データについて次のステッ
プ３１５でＬレベルであることが検出される。すなわち
４台目の入出力装置２は接続されていないことが検出さ
れる。この場合ステップ３１５からステップ３２５に進
み、出力ポートＰ４の信号をＬレベルにする。次のステ
ップ３２６で制御回路１８を動作させるのに必要な時間
Ｔ１をカウントする。これにより制御回路１８および切
換回路は初期状態に復帰する。こ２２− の１回目の動作によって接続台数カウンターに。

入出力装置２の接続台数をＭとす−ると−−４ＸＭがカ
ウントされたことになる。そして２回目以降の入出力デ
ータの伝送に際しては、ステップ３０１からではなくス
テップ３２７からスタートする。

すなわち、コントローラ本体１から出力データを送出す
る際に、実際に接続されている入出力装置２の最後の出
力信号のアドレスを設定し、そこからアドレスをディク
リメントしながら出力データを送出することになる。従
って無意味な接続されていない入出力装置２に対する出
力データの送出時間を完全に無くすことができるのであ
る。

ここで、論理ゲートＧ３から出力されたデータ信号を僅
かに遅延させてシフトレジスタ１４の直列入力端ＳＩに
印加する上述した遅延回路７０の作用効果について説明
する。シフトレジスタ１４に印加されるクロック信号Ｏ
Ｋは、レシーバ２３の入出り応答遅れやクロック信号線
１３の浮遊容量等による伝送遅れ等によって、コントロ
ーラ本体１から出力された元のクロック信号に対して僅
かに遅延する。また同様な原因により直列データ線１２
を介して伝えられるデータ信号についても遅延が生ずる
。そして、この信号の遅延は、各入出力装Ｍ２毎にばら
つくものである。各入出力装置２におけるシフトレジス
タ１４に印加されるクロック信号ＣＫの変化タイミング
がばらつくと、前段の入出力装置２からデータ信号を送
出すタイミングと、それを受ける後段の入出力装置２の
データ読込みタイミングとが狂うことになる。そして前
段のシフトタイミングが後段のシフトタイミングより速
くなるような狂いが生ずると前段から後段へ正しいデー
タが伝わらなくなる。上記遅延回路７０はこのようなデ
ータ信号の誤伝送を防止するためのものである。つまり
、前段のシフトタイミングが後段のシフトタイミングよ
り速くなっても、直列データ線１２上の信号は遅延回路
７゜で遅延されてシフトレジスタの直列人力ｓＩとなる
。この遅延回路７０の遅延時間は上記クロック信号のば
らつきを吸収できる時間に設定しであるので、上述のよ
うなタイミングの狂いが生じても伝送エラーが生じない
のである。

なおこの実施例では、遅延回路７０をシフトレジスタ１
４の直列入力端ＳＩ側に設けたが、この遅延回路７０は
シフトレジスタ１４の直列出力側すなわちゲート付ドラ
イバ２２の前段に設けても塵く、この場合でも上記と同
様な作用効果を奏する。

以上詳細に説明したように、この発明に係るプログラマ
ブル・コントローラの入出力装置によれば、コントロー
ラ本体と必要数の入出力装置とを直列データ線とクロッ
ク信号線の２系統の信号線で結ぶだけで、入力データの
取込みおよび出力データの送出という双方向の信号伝送
が行なえ、伝送線の布設が非常に簡単でかつ安価となる
。また入出力装置には、アドレスを判定する回路を設け
る必要がなく、面倒な伝送制御手順を取り扱う制御回路
も必要なく、単にクロック信号が休止されてクロック信
号線レベルが一定以上固定されたのを検出するためのタ
イマ回路やフリップ７０ツブ等からなる極く簡単な制御
回路を設けるだけで良２５− く、入出力装置における伝送制御部分の構成は極めて簡
単となり、これを安価に製作することができる。更にこ
の発明のものでは、上記シフトレジスタの直列入力側ま
たは直列出力側にデータ信号を僅かに遅延する遅延回路
を設けたので、多数、の入出力装置でのクロック信号の
ばらつきによるシフトタイミングの狂いに影響されず、
常に正しいデータ伝送が行なえ、データ伝送の信頼性が
極めて＾いものとなる。

【図面の簡単な説明】

第１図はこの発明を適用したプログラマブル・コントロ
ーラ・システムの概略構成を示すブロック図、第２図は
入出力装置の具体的構成を示すブロック図、第３図はコ
ントローラ本体側が実行する入出力データ伝送ルーチン
の概要を示すフ０−−チャートである。 １・・・・・・コントローラ本体 ２・・・・・・入出力装置 １２・・・・・・直列データ線 １３・・・・・・クロック信号線 ２６一 １４・・・・・・シフト−２スタ １５・・・・・・ラッチ回路 １６・・・・・・ドライバ １７・・・・・・レシーバ １８・・・・・・制御回路 ７０・・・・・・遅延回路 ＳＤＬ・・・・・・左直列データ入出力端子ＳＤＲ・・
・・・・右直列データ入出力端子ＣＫＬ・・・・・・ク
ロック信号入力端子Ｓ■・・・・・・・・・直列入力端 Ｑ４・・・・・・・・・直列出力端 ０１〜Ｑ４・・・並列データ出力端 Ｄ１〜Ｄ４・・・・・・並列データ入力端ＬＤ・・・・
・・並列データ読込信号 特許出願人 立石電機株式会社 ２７−

Claims (1)

【特許請求の範囲】
1. （１）２つの直列データ入力端子ＡおよびＢと、クロッ
   ク信号入力端子と、このクロック信号入力端子に印加さ
   れるクロック信号によってシフトされるシフトレジスタ
   と、このシフトレジスタの並列出力端に接続されたラッ
   チ回路と、このラッチ回路の出力を外部出力信号として
   並列に導出するドライバと、外部入力信号を並列に受け
   て上記シフトレジスタの並列入力端に印加するレシーバ
   と、上記入力端子Ａに印加される信号を上記シフトレジ
   スタの直列入力とし該シフトレジスタの直列出力を上記
   入出力端子Ｂに導出する状態か、あるいは上記入出力端
   子８に印加される信号を上記シフトレジスタの直列入力
   とし該シフトレジスタの直列出力を上記入出力端子Ａに
   導出する状態に切換える切換回路と、上記クロック信号
   入力端子に印加される信号のレベルが一定時間以上固定
   されたのを検出し、上記ラッチ回路のラッチ信号、上記
   シフトレジスタの並列人力読込信号および−Ｆ＆！切換
   回路の反転信号を作る制御回路と１．Ｆ記シフトレジス
   タの１列入力側または直列出力側に設けられたデータ信
   号を僅かに遅延する遅延回路とを備えるプログラマブル
   ・コントローラの入出力＠置。