JPH039573A - 静電誘導トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 表面ゲート型または埋め込みゲート型の静電誘導トラン
ジスタにおいて、第１導電型の半導体層の一主面近傍ま
たは該第１導電型の半導体層内に所定間隔で形成された
第２導電型のゲート領域の内、その第１導電型の半導体
層の最端部に形成されたゲーＨＪｆ域をその一部が第１
導電型のドレイン領域方向へより深く形成される構造と
したので、アバランシ降伏をその第１導電型の半導体層
の最端部に形成されたゲー）　６Ｕ域の一部の下方に位
置する前記第１導電型の半導体層と前記第１導電型のド
レイン領域の界面部に限定させて、アバランシ降伏によ
り発生するホットキャリアが第１導電型のソース領域に
流入しないようにしたものであり、従来、ゲート−ドレ
イン間に耐圧値以上の逆バイアス電圧を印加した場合に
ソース領域へのキャリア注入により生じていた素子の耐
圧の劣化及び素子の破壊を防止することが可能となる。

〔産業上の利用分野〕

本発明は、静電誘導型トランジスタ（ＳｔａｔｉｃＩｎ
ｄｕｃｔｉｏｎ　Ｔｒａｎｓｉｓｔｏｒ）に係り、特に
ゲート・ドレイン間に耐圧値以上の逆バイアス電圧が印
加された場合でも、素子の耐圧の劣化及び素子の破壊を
防止することが可能な静電誘導型トランジスタに関する
。

〔従来の技術〕 静電誘導型トランジスタ（以下、ＳＩＴと略称する）は
、縦型構造にすることによりマルチチャネル化すること
が容易であるので大電流化が可能であり、またゲート・
ドレイン間に高抵抗層を挿入することにより、ゲート・
ドレイン間の耐圧を高耐圧にすることが可能であること
から大電力用に適している。

第４図は従来の５ＩＴＩＯの構造を示す断面図である。

同図において、Ｓｉ等からなるｎ゛型基板１１上にはｎ
−型エピタキシャル層１２が形成されており、そのｎ−
型エピタキシャル層１２の表面領域にはｐ゛型ゲー）　
６１域１３．ｎ＋型ソース領域１４が形成されている。

また、ｐ＋型ゲート領域１３、ｎ”型ソース領域１４は
、前記ｎ−型エビタキシャル層１２上に形成された酸化
膜１５を一部エッチングすることにより形成されたコン
タクトホールを介して、それぞれＡ２等からなるゲート
電極１６．ソース電極工５に接続されている。

また、ｎ°基板１１の他方の主面上には、Ａ１等からな
るドレイン電極１８が形成されている。なお、ｎ゛型ソ
ース領域１４は多結晶シリコン２１を介しソース電極１
７に電気的に接続されている。

上記構成において、ｎ−型エピタキシャル層１２内のｎ
°型ソース領域１４の下方のｐ゛型ゲート領域１３．１
３間は、チャンネル領域１９となっており、また、ｎ−
型エピタキシャルＪｉ１２及びｎ゛型基板１１はドレイ
ン領域となっている。

上記構成の５ＩＴＩＯはノーマリオフ型のＳＩＴであり
、ゲート電極１６．ソース電極１７間に、所定の電圧値
以上の順方向バイアス電圧を加えない場合には、前記チ
ャネル領域１９はすべて空乏化されており、ソース・ド
レイン間には電流が流れないようになっている。

次に第５図（ａ）、　（ｂ）は、それぞれドレイン・ソ
ース間耐圧（Ｂ　Ｖｏｓｓ）　、　　ドレイン・ゲート
間耐圧（ＢＶＯＧＯ）の測定を行う場合の、ゲート電極
（Ｇ）１６．　ソース電極（Ｓ）１７及びドレイン電極
（Ｄ）１８への電圧印加方法を示す図である。

ドレイン・ソース間耐圧（ＢＶｏｓｓ）の測定を行う場
合には、同図（ａ）に示すように、ゲート電極１６及び
ソース電極１７に等電圧を印加し、またゲート電極１６
とドレイン電極１８に逆方向バイアス電圧■１を印加す
る。

また、ドレイン・ゲート間耐圧（ＢＶＩＩＧＯ）の測定
を行う場合には、ゲート電極１６とドレイン電極１８間
に逆方向バイアス電圧■、を印加する。

このように、ドレイン・ソース間耐圧（Ｂ　Ｖｎｓｓ）
　。

ドレイン・ゲート間耐圧（ＢＶＤＧＯ）のいずれの測定
時にも、ゲート・ドレイン間は逆バイアスされる。従っ
て、ドレイン・ソース間耐圧（ＢＶｎｓｓ）及びドレイ
ン・ゲート間耐圧（ＢＶｉ＋Ｇｏ）のいずれの測定時に
おいても、ｐ゛型ゲー）　Ｒ１１域１３とｎ−型エピタ
キシャル層（ドレイン層）１２の接合が逆バイアスされ
るので、その接合の両側、特に不純物濃度の低いｎ−型
エピタキシャル層１２内に空乏化領域２０が広（形成さ
れる。そして、逆方向バイアス電圧Ｖ、をさらに増加す
ると、第６図に示すように上記空乏化領域２０はｎ−型
エピタキシャル層１２とｎ゛型基板１１の界面にまで達
するようになる。そして最大電界Ｅ　ａｓつが加わるｐ
゛型ゲート領域１３とｎ−型エピタキシャル層１２の接
合面の電界Ｅが、アバランシ降伏の発生する臨界電界Ｅ
　ｃｒｉｔに達すると、上記ｐ゛型ゲート領域１３とｎ
−型エピタキシャル層１２の接合面でアバランシ降伏が
起こり、空乏化領域２０内でなだれ的に電子・正札対が
発生するようになる（第５図において、発生する電子を
黒丸で、正孔を白丸で示している）。そして、その発生
した電子・正孔対の内型子は、空乏化領域２０内の電界
Ｅにより加速されて、その運動エネルギーが大きくなり
（ホットエレクトロンとなり）、結晶欠陥の多いｎ−型
エピタキシャル層１２とｎ゛型基板１１の界面で２次的
なアバランシ降伏を発生させる。この〇−型エビタキシ
ャル層１２とｎ゛型基板１１の界面で発生した電子・正
孔対の内、電子は空乏化領域２０内の電界已により加速
され、いわゆるホットエレクトロンとなってｎ０型基板
１１へ、正札は同じく空乏化領域２０内の電界已によっ
て加速され、いわゆるホントホールとなってｐ°型アゲ
−領Ｍｉ１３へ向かって流れて行くが、その正孔（ホン
トホール）の一部はチャネル領域１９及びｎ°°ソース
領域１４に流入する。

〔発明が解決しようとする課題〕

上述のようにして、２次的アバランシ降伏により発生し
た正孔がチャネルＨＭＵ１９及びｎ゛型ソース領域１４
にホットホールとなって流入すると、素子の耐圧特性が
劣化し、さらには素子的破壊につながる場合がある。第
５図（ａ）に示すような、ドレイン・ソース間耐圧Ｅ３
ｖｏｓｓの測定時には、このｎ０型ソース領域１４に流
入される正孔の存在を、ソース電流１１として観測する
ことができる。

上記素子的破壊は、上記２次的アバランシ降伏により発
生した正孔（ホットホール）が、ｎ・型ソース領域１４
に流入する際、空乏化領域２０内の電界Ｅにより得たエ
ネルギーを、ｎ゛型ソース領域１４とｎ−型エピタキシ
ャル層１２の界面部において熱として放出することによ
り生じるものと予測される。

本発明は、ドレイン層のアバランシ降伏によって発生す
るキャリアが、チャネル領域及びソース領域に流入して
、素子の耐圧劣化及び素子的破壊が生じることを防止可
能な静電誘導トランジスタ（Ｓ　ＩＴ）を提供すること
を目的とする。

〔課題を解決するための手段〕

上記目的を達成するために、第１の発明の静電誘導トラ
ンジスタは、請求項１記載のように、第１導電型の半導
体層の一主面近傍に所定の間隔で配設された第２導電型
のゲート領域と、前記第１導電型の半導体層の一主面近
傍で前記第２導電型のゲート領域の間に、前記ゲート領
域よりも浅く形成された前記第１導電型のソース領域と
、前記第１導電型の半導体層の他方の主面に形成された
第１導電型のドレイン領域とを備えた静電誘導トランジ
スタにおいて、前記第１導電型の半導体層の一主面近傍
に設けられた前記第２導電型のゲート領域は、その一部
に前記他の第２導電型のゲート領域よりも前記第１導電
型のドレイン領域側により深く形成されている突起部を
有することを特徴とする。

また上記目的を達成するために、第２の発明の静電誘導
トランジスタは、請求項２記載のように、第１導電型の
半導体層と、該第１導電型の半導体層内部に所定の間隔
で埋め込まれた第２導電型の埋め込みゲート領域と、前
記第１導電型の半導体層の一主面近傍に形成された前記
第１１電型の半導体層よりも不純物濃度の高い前記第１
導電型のソース領域と、前記第１導電型の半導体層の他
方の主面に形成された第１導電型のドレイン領域とを備
えた静電誘導トランジスタにおいて、前記第１導電型の
半導体層内に埋め込まれた前記第２導電型の埋め込みゲ
ー）　６５域は、その一部に前記他の第２導電型の埋め
込みゲー）　Ｎ域よりも前記第１の導電型のドレイン領
域方向により深く形成されている突起部を有することを
特徴とする。

〔作　　　　用〕

請求項１記載の第１の発明においては、第１導電型の半
導体層の最端部の一主面近傍に形成される第２導電型の
ゲート領域（便宜上、以後周辺第２導電型ゲート領域と
表現する）をその一部に第１導電型のドレイン領域方向
へより深く形成されている突起部を有する構造としたの
で、前記周辺第２導電型ゲート領域の前記突起部から前
記第１導電型の半導体層と前記第１導電型のドレイン領
域との界面部までの距離は、他の第２導電型のゲート領
域から前記第り導電型の半導体層と前記第１導電型の半
導体基板の界面部までの距離よりも短くなる。このため
、ゲート・ドレイン間に逆バイアス電圧が加えられた場
合、前記第１導電型の半導体層と前記第１導電型の半導
体基板との界面部でのアバランシ降伏は、前記周辺第２
導電型ゲート領域の前記突起部の直下の界面部領域での
み発生する。前記周辺第２導電型ゲート領域から前記界
面部までの間に形成される空乏層の電界は、素子に対し
て垂直方向となるので、上記アバランシ降伏により発生
するホットキャリアは前記第１導電型のソース領域に流
入することはなく、前記周辺第２導電型ゲート領域にの
み流入する。

従って、前記第１導電型のソース領域直下の前記第１導
電型の半導体層と前記第１導電型のドレイン領域の界面
部でアバランシ降伏が発生することはなくなり、耐圧値
以上の逆バイアス電圧をゲート・ドレイン間に印加して
も、従来の静電誘導トランジスタのように、前記界面部
におけるアバランシ降伏により発生する一ホットキャリ
アが前記第１導電型のソース領域に流入することはなく
なり、耐圧値以上の逆バイアス電圧をゲート・ドレイン
間に印加した場合における素子の耐圧の劣化及び素子の
破壊が防止される。

また、請求項２記載の第２の発明においては第１導電型
の半導体層内において形成される第２の導電型の埋め込
みゲート領域（便宜上、周辺第２導電型埋め込みゲート
領域と表現する）をその−部に前記他の第２導電型の埋
め込みゲート領域よりも前記第１導電型のドレイン領域
側により深く形成されている突起部を有する構造とした
ので、前記第１の発明と同様な作用により、ゲート・ド
レイン間に耐圧値以上の逆バイアス電圧を印加した際の
前記第１導電型の半導体層と前記第１導電型のドレイン
領域の界面部におけるアバランシ降伏は、前記周辺第２
導電型埋め込みゲー）　ＳＲ域の前記突起部直下に位置
する前記界面部領域においてのみ発生する。このため、
前記第１の発明と同様、前記第１導電型のソース領域直
下の前記界面部においてはアバランシ降伏は発生せず、
耐圧以上の逆バイアス電圧を印加しても、従来の静電誘
導トランジスタのように前記界面部におけるアバランシ
降伏により発生するホットキャリアが前記第１導電型の
ソース領域に流入することはなくなり、耐圧以上の逆バ
イアス電圧をゲート・ドレイン間に印加した場合におけ
る素子の耐圧の劣化、素子の破壊が防止される。

〔実　　施　　例〕

以下、図面を参照しながら本発明の実施例について説明
する。

第１図は、本発明に係る一実施例である静電誘導トラン
ジスタ（ＳＩＴ）の断面構成図である。

なお、前記第４図に示すＳＩＴとの同一領域には同一番
号を付与している（但し、ｎ−型エピタキシャル層、絶
縁膜は形状が少し異なるため、それぞれ１２’　　１５
’としている）。

前記第４図に示す従来の５ＴＴＩＯとの相違は、第１に
素子の周辺部に設けられるｐ゛型ゲートｊＪ域３１の横
方向の長さを、従来のＳＩＴのｐ＋型ゲート領域１３よ
りも長くしていること、第２にその周辺部のｐ°型ゲー
ト６１７域３１（以後、周辺ｐ゛型アゲート領域１と表
現する）の素子の端部側の・一部に他のＰ゛゛ゲート領
域１３よりも約２μ程深い拡散領域（突起部３１ａ）を
設けていることである。

上記のような構成となっ”ζいるため、上記周辺ｐ゛型
アゲート領域１の突起部３１ａとｎ°型基板１１とｎ−
型エピタキシャル層１２との界面部までの縦方向の距離
１２は、上記周辺ｐ゛゛ゲート領域３１以外の前記ｎ゛
゛基板１１とｎ−型エピタキシャル層１２′との界面部
までの縦方向のｐ°型ゲート領域１２との距離！、より
も必然的に短くなっている（ｊ！＋＜ｊ！ｚ）。

このため、前記第５図（ａ）に示すように、ゲート電極
１６とドレイン電極１８にゲート（ｐ”型ゲ−上領域１
３または周辺Ｐ゛型ゲート頌域３１）・ドレイン（ｎ−
型エピタキシャル［１２及びｎ゛゛板１１）間が逆バイ
アスされるような電圧Ｖ。

を印加すると、不純物濃度の低いｎ−型エピタキシャル
層１２内に空乏層領域３２が広がり、上記逆バイアス電
圧■、が所定電圧になると上記周辺ｐ°型ゲート領域３
１の突起部３１ａの下方の空乏ＨＢ　ＳＭ域３２ａが、
先にｎ−型エピタキシャル層１２′とｎ＋型基板１１と
の界面部３３まで達する。そして、空乏層領域３２ａが
上記ｎ−型エビタキシャル層１２′とｎ＋型基板１１と
の界面部３３まで達した後、さらに前記逆バイアス電圧
■１を増加すると、その空乏層領域３２ａはｎ゛゛基板
１１にまで広がるようになるが、ｎ゛゛基板１１の不純
物濃度はｎ−型エピタキシャル層１２′の不純物濃度よ
りもはるかに高いので、逆バイアス電圧■１の増加分に
対する空乏層領域３２ａの伸びの増加幅は、より小さく
なり、このため、周辺ｐ＋型ゲート領域３１の突起部３
１ａとｎ−型エピタキシャル層１２′との接合部４１に
おける電界Ｅ１は、周辺ｐ゛型アゲート領域１の突起部
３１ａ以外の部分とｎ−型エピタキシャル層１２′との
接合部の電界Ｅ２及び他のｐ°型ゲート領域１３とｎ−
型エピタキシャルＮ１２′との接合部４３の電界Ｅ３よ
りも大きくなり、周辺ｐ°型ゲート領域３１の突起部３
１ａとｎ−型エピタキシャルＮ１２′との接合部におい
て、先に第１次のアバランシ降伏が起こる。そして、こ
の第１次アバランシ降伏は、〔従来技術］の項で前述し
たメカニズムと同様にして結晶欠陥が多く含まれている
ｎ−型エピタキシャル層１２′とｎ＋型基板１１との界
面部において２次的なアバランシ降伏を引き起こさせる
。

この２次的アバランシ降伏が発生する空乏層領域３２で
の電界は、ｎ′″型基板１１に対してほぼ垂直方向に、
ｎ°型基板１１から周辺ｐ゛型ゲート？ｉｌ域３１の突
起部３１ａへ向かうので、発生する電子・正孔対の内正
孔はほとんど周辺ｐ゛型ゲートｔ＝Ｍ域３１の突起部３
１ａに流入する。

このことにより、ｎ２型ソース領域Ｊ４の直下の空乏層
領域３２においてはアバランシ降伏は起こらず、従って
従来のようにチャネル領域１９及びｎ゛゛ソース領域１
４に正孔（ホットホール）が流入することはなくなる。

このように、ｎ°型ソース領域１４の直下の空乏層領域
３２でアバランシ降伏が発生する前に、周辺ｐ゛型アゲ
ート領域１の突起部３１ａの直下の空乏ＮｅＭ域３２で
先にアバランシ降伏を発生させるので、従来のようにチ
ャネル領域１９及びｎ。

型ソース領域１４に正孔（ホットホール）が流入される
ことを防止することが可能となり、素子耐圧の劣化、さ
らには素子的破壊を未然に防止することができる。

次に、第３図（ａ）〜ら）を参照して上記構成のｎチャ
ネルのＳＩＴの製造方法を説明する。

これらの図は、１単位のｎチャネルＳＩＴの部分を示す
断面図であり、各部の寸法関係は、工程を理解し易くす
るために、誇長されており、現実のデバイスと比例して
いない。

まず、第３図（ａ）に示すように例えばｓｂ等のドナー
が高濃度にドープされたｎ゛゛基板１１の一方の主面上
全体にエピタキシャル成長により約３０μ程度の厚さに
ｎ−型エピタキシャル層５２を形成する。

続けて、同図俤）に示すように、前記ｎ−型エビタキシ
ャル層５２の表面全体に５ｉＯｚ等からなる第１の酸化
膜４１を約７００人の厚さに形成した後、同図（Ｃ）に
示すように、フォトリソグラフィ法により前記周辺Ｐ゛
型ゲートＬＱ域３１の突起部３１ａの上方に位置する第
１の酸化膜４１をエツチングにより除去する。そして、
次に前記絶縁膜４１及びフォトレジスト４２をマスクと
してＢ（ボロン）等のアクセプタをデポジションし、上
面に前記第１の酸化１１４１が形成されていないｎ−型
エピタキシャルＷ！Ｉ５２の表面近傍に不純物濃度が約
１０１９ｃ、ｉのＰ゛型領領域４３形成する。

さらに同図（ｄ）に示すように、ｎ−型エピタキシャル
７１５２の上面の前記ｐ°型ゲート領域１３及び周辺ｐ
゛型アゲート領域１が形成される部分の上方に再び前記
第１の酸化膜４１及びフォトレジスト４２をマスクとし
てＢ（ボロン）等のアクセプタをデポジションし、ｐ゛
型領領域４５形成する。

さらに続けて、同図（ｅ）に示すようにドライブイン拡
散を行い、前記Ｐ°型領領域３及び前記ｐ＋型領領域５
をｎ“型エピタキシャル層５２内に、さらに深く拡散さ
せて、それぞれｐ゛型ゲート領域１３１周辺ｐ゛型ゲー
ト２Ｍ域３１を形成する。

また、このドライブイン拡散に続いて、ｎ−型エピタキ
シャルＨ５２の表面上にはＳｉｎｇからなる第２の絶縁
膜４６が形成される。

さらに、同図（ｆ）に示すように、フォトリソグラフィ
法により第２の絶縁膜４６の前記ｎ゛゛ソース領域１４
が形成される位置の上方にある部分を除去した後、常圧
及び減圧ＣＶＤ法を用いたＳｉＨ４の熱分解法（Ｓｆｌ
ａｎｅ　ｔｈｅｒｍａｌ　ｄｅｃｏｍｐｏｓｉｔｉｏｎ
）等により、前記第２の酸化膜４６が形成されているｎ
−型エピタキシャル層５２の上面に多結晶シリコン（Ｐ
ｏｌｙｓｉｌｉｃｏｎ）　４７を形成する。続けて、前
記第２の酸化膜４６が形成されているｎ−型エピタキシ
ャル層５２の上面にＡＳ　　（ヒ素）等のドナーイオン
をイオン注入し、同図（ｇ）に示すように前記第２の酸
化膜４６が形成されていない、ｎ型エピタキシャル層５
２の表面近傍に約０．４μｍの深さで、不純物濃度が約
１０２０ｃｍＩ１０２Ｏのｎ°°ソース領域１４を固相
拡散により形成する。そして、次にフォトリソラフィ法
により、前記多結晶シリコン４７を選択的に除去し、前
記ｎ２型ソース領域１４の上部及びそのｎ゛゛ソース領
域１４の両端の第２の酸化膜４６の一部に積層形成され
た多結晶シリコン２１を形成する。

さらに、同図Ｑ′１）に示すようにフォトリソグラフィ
法により前記Ｐ°°ゲート領域１３及び周辺Ｐ。

型ゲート領域３１の上部の前記第２の酸化膜４６を選択
除去して、コンタクトホールの形成を行い（この時、前
記酸化膜１５′が形成される）、次にスパッタ法、また
は真空蒸着法等により、１１、Ａｌ−３ｉ等の電極材料
を、前記酸化膜１５′及び多結晶シリコン２１が形成さ
れているｎ−型エピタキシャル層１２′の上面全体に形
成する。そして、フォトリソグラフィ法により上記電極
材料を選択的に除去して、前記ソース電極１５及び前記
ゲート電極１６を形成する。さらに、スパッタ法、真空
蒸着法等によりｎ゛゛基板１１の他方の主面上にＡＮ、
Ａｆ−３ｔ等の電極材料を形成し、ドレイン電極１８を
形成する。

なお、上記実施例は表面ゲート型のｎチャネルＳＩＴへ
の適用例であるが、本発明は導電型を逆にした表面ゲー
ト型のｐチャネルＳＩＴにも適用できることは勿論であ
り、また、ｎチャネルまたは、ｎチャネルの埋め込みゲ
ート型のＳＩＴにも容易に適用可能である。また、Ｓｔ
デバイスに限らず、ＧｅもしくはＧａＡｓ等の化合物半
導体でもよい。

〔発明の効果〕

本発明によれば、ゲート・ドレイン間に耐圧値以上の逆
バイアス電圧を印加した場合に、第１導電型の半導体層
と第１導電型のドレイン領域の界面において発生するア
バランシ降伏を、前記第１導電型の半導体層の一主面近
傍の最端部側に設けられた第２導電型のゲート領域の突
起部直下または前記第１導電型の半導体層内の最端部側
に埋め込まれた第２導電型の埋め込みゲート領域の突起
部直下においてのみ発生させるようにしたので、上記界
面において発生するアバランシ降伏により発生されるホ
ットキャリアが第１導電型のソース領域に流入すること
がなくなり、ゲート・ドレイン間に耐圧値以上の逆バイ
アス電圧を印加した場合でも素子の耐圧の劣化及び素子
破壊を防止することが可能となる。

【図面の簡単な説明】

第１図は本発明に係る一実施例の静電誘導トランジスタ
（ＳＩＴ）の断面構成図、 第２図は上記実施例においてゲート・ドレイン間に逆バ
イアス電圧が印加された場合の空乏層領域の広がりを示
す図、 第３図（ａ）〜（ハ）は上記実施例の製造方法を説明す
る製造工程図、 第４図は従来の静電誘導トランジスタ（ＳＩＴ）の断面
構成図、 第５図（ａ）、　（ｂ）はそれぞれドレイン・ソース間
の耐圧Ｂ　Ｖ　ｏｓｓ　＊　　ドレイン・ゲート間の耐
圧ＢＶｏｃ。 の測定方法を説明する図、 第６図は上記従来の静電誘導トランジスタにおいてゲー
ト・ドレイン間に逆バイアス電圧が印加された場合の空
乏層′ｖＭ域の広がりを示す図である。 １１・・・ｎ゛型基板、 １２′・・・ｎ−型エピタキシャル層、１３・・・ｐ゛
型ゲート領域、 １４・・・ｎ”型ソース領域、 １５’・・・酸化膜、 １６・・・ゲート電極、 １７・・・ソース電極、 １８・・・ドレイン電極、 １９・・・チャネル領域、 ３１・・・周辺ｐ゛型ゲート領域、 ３１ａ・・・突起部。

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体層の一主面近傍に所定の間隔
   で配設された第２導電型のゲート領域と、前記第１導電
   型の半導体層の一主面近傍で前記第２導電型のゲート領
   域の間に、前記ゲート領域よりも浅く形成された前記第
   １導電型のソース領域と、前記第１導電型の半導体層の
   他方の主面に形成された第１導電型のドレイン領域とを
   備えた静電誘導トランジスタにおいて、 前記第１導電型の半導体層の一主面近傍に設けられた前
   記第２導電型のゲート領域は、その一部に前記他の第２
   導電型のゲート領域よりも前記第１導電型のドレイン領
   域側により深く形成されている突起部を有することを特
   徴とする静電誘導トランジスタ。
2. （２）第１導電型の半導体層と、該第１導電型の半導体
   層内部に所定の間隔で埋め込まれた第２導電型の埋め込
   みゲート領域と、前記第１導電型の半導体層の一主面近
   傍に形成された前記第１導電型の半導体層よりも不純物
   濃度の高い前記第１導電型のソース領域と、前記第１導
   電型の半導体層の他方の主面に形成された第１導電型の
   ドレイン領域とを備えた静電誘導トランジスタにおいて
   、前記第１導電型の半導体層内に埋め込まれた最端部の
   前記第２導電型の埋め込みゲート領域は、その一部に前
   記他の第２導電型の埋め込みゲート領域よりも前記第１
   の導電型のドレイン領域側により深く形成されている突
   起部を有することを特徴とする静電誘導トランジスタ。