JPH03203377A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03203377A JPH03203377A JP34284989A JP34284989A JPH03203377A JP H03203377 A JPH03203377 A JP H03203377A JP 34284989 A JP34284989 A JP 34284989A JP 34284989 A JP34284989 A JP 34284989A JP H03203377 A JPH03203377 A JP H03203377A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高耐圧型ＭＯＳトラン
ジスタを有する半導体装置に関する。
ジスタを有する半導体装置に関する。
従来の半導体装置は、第２図に示すように、Ｎ型シリコ
ン基板１の上にＮ−型エピタキシャル層３を成長し、Ｎ
−型エピタキシャル層３の表面にＰ型不純物を選択的に
イオン注入して熱拡散し、Ｐ型ウェル５を形成する。次
に、Ｐ型ウェル５の外周に接して環状のＰ型拡散層６を
形成し、Ｐ型拡散層６の表面を選択酸化してフィールド
酸化膜７を形成する。次に、フィールド酸化膜７の外周
に設けたゲート酸化膜を介してゲート電極８を選択的に
設け、フィールド酸化膜７及びゲート電極８をマスクと
してＮ型不純物をイオン注入し、熱拡散してＮ型拡散層
１０を形成する。次に、フィールド酸化膜７及びゲート
電極８に整合してＰ型不純物をイオン注入し、Ｐ型ウェ
ル５の表面にＰ“型拡散層１１を形成し、同時にＮ型拡
散層１０の表面に選択的にＰ＋型拡散層１２を形成する
。次に、ゲート電極８を含む表面に層間絶縁膜１３を堆
積してコンタクト用開口部を選択的に設け、コンタクト
用開口部を含む表面にアルミニウム層を堆積して選択的
にエツチングし、Ｐ“型拡散層１１と接続するトレイン
電極１４と、Ｐ′″型拡散拡散層１２Ｎ１型拡散層４と
接続するソース電極１５を設けて高耐圧のオフセットゲ
ート型ＰチャネルＭＯ３ＦＥＴを構成する。
ン基板１の上にＮ−型エピタキシャル層３を成長し、Ｎ
−型エピタキシャル層３の表面にＰ型不純物を選択的に
イオン注入して熱拡散し、Ｐ型ウェル５を形成する。次
に、Ｐ型ウェル５の外周に接して環状のＰ型拡散層６を
形成し、Ｐ型拡散層６の表面を選択酸化してフィールド
酸化膜７を形成する。次に、フィールド酸化膜７の外周
に設けたゲート酸化膜を介してゲート電極８を選択的に
設け、フィールド酸化膜７及びゲート電極８をマスクと
してＮ型不純物をイオン注入し、熱拡散してＮ型拡散層
１０を形成する。次に、フィールド酸化膜７及びゲート
電極８に整合してＰ型不純物をイオン注入し、Ｐ型ウェ
ル５の表面にＰ“型拡散層１１を形成し、同時にＮ型拡
散層１０の表面に選択的にＰ＋型拡散層１２を形成する
。次に、ゲート電極８を含む表面に層間絶縁膜１３を堆
積してコンタクト用開口部を選択的に設け、コンタクト
用開口部を含む表面にアルミニウム層を堆積して選択的
にエツチングし、Ｐ“型拡散層１１と接続するトレイン
電極１４と、Ｐ′″型拡散拡散層１２Ｎ１型拡散層４と
接続するソース電極１５を設けて高耐圧のオフセットゲ
ート型ＰチャネルＭＯ３ＦＥＴを構成する。
ここで、ソース電極１５とドレイン電極１４との間に逆
バイアスを印加した場合、高耐圧ＭＯ９ＦＥＴのＰＮ接
合のうち電界集中のため最も耐圧の低い一部分（例えば
Ｐ型ウェル５やＰ型拡散層６の端部の丸みを帯びた部分
）で降伏現象が生じ耐圧が決定されていた。
バイアスを印加した場合、高耐圧ＭＯ９ＦＥＴのＰＮ接
合のうち電界集中のため最も耐圧の低い一部分（例えば
Ｐ型ウェル５やＰ型拡散層６の端部の丸みを帯びた部分
）で降伏現象が生じ耐圧が決定されていた。
上述した従来の半導体装置は、−導電型のエピタキシャ
ル層と、逆導電型のウェル及び拡散層との間に形成され
るＰＮ接合に逆バイアスが印加された場合に、このＰＮ
接合の端部の丸みを有する部分に電界集中を生じて降伏
現象を生じ、流れる過電流か一部分に集中して、その部
分のＰＮ接合が熱的破壊を起こすという問題点がある。
ル層と、逆導電型のウェル及び拡散層との間に形成され
るＰＮ接合に逆バイアスが印加された場合に、このＰＮ
接合の端部の丸みを有する部分に電界集中を生じて降伏
現象を生じ、流れる過電流か一部分に集中して、その部
分のＰＮ接合が熱的破壊を起こすという問題点がある。
〔課題を解決するための手段〕
本発明の半導体装置は、−導電型半導体基板の一主面に
設けた高濃度の一導電型の埋込層と、前記埋込層を含む
表面に設けた低濃度一導電型のエピタキシャル層と、前
記エピタキシャル層に設けて前記埋込層と接続し素子形
成領域を区域する一導電型の第１の拡散層と、前記素子
形成領域に設けた環状の逆導電型のウェルと、前記ウェ
ルの内側に設けて降伏現象発生時に過電流を流す一導電
型の第２の拡散層と、前記ウェルの内側の前記第２の拡
散層よりも浅く設けて前記ウェルと接続した逆導電型の
第３の拡散層とを有する。
設けた高濃度の一導電型の埋込層と、前記埋込層を含む
表面に設けた低濃度一導電型のエピタキシャル層と、前
記エピタキシャル層に設けて前記埋込層と接続し素子形
成領域を区域する一導電型の第１の拡散層と、前記素子
形成領域に設けた環状の逆導電型のウェルと、前記ウェ
ルの内側に設けて降伏現象発生時に過電流を流す一導電
型の第２の拡散層と、前記ウェルの内側の前記第２の拡
散層よりも浅く設けて前記ウェルと接続した逆導電型の
第３の拡散層とを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するための半導体チッ
プの模式的断面図である。
プの模式的断面図である。
Ｎ型シリコン基板１の一主面にＮ型不純物を選択的にイ
オン注入して熱拡散し、Ｎ＋＋埋込層２を設け、Ｎ２型
埋込層２を含む表面にＮ−型エピタキシャル層３を成長
させる１次に、Ｎ−型エピタキシャル層３の表面にＮ型
不純物を選択的にイオン注入して熱拡散し、Ｎ“型埋込
層２に達する環状のＮ＋型型数散層４形成して素子形成
領域を区画する。次に、素子形成領域の表面にＰ型不純
物を選択的にイオン注入して熱拡散し、環状のＰ型ウェ
ル５を設ける。次に、Ｐ型ウェル５の外周に接して環状
のＰ型拡散層６を形成し、Ｐ型拡散層６の表面を選択酸
化してフィールド酸化膜７を形成する。次に、フィール
ド酸化膜７の外周に設けたゲート酸化１１１Ｉ８を介し
てゲート電極８を選択的に設ける。次に、フィールド酸
化膜７及びゲート電極８をマスクとしてＮ型不順物をイ
オン注入し、Ｐ型ウェル５の内側及びゲート電極８の外
周のＮ−型エピタキシャル層３にＮ型不純物をＰ型ウェ
ル５よりも浅くイオン注入してＮ型拡散層９及びＮ型拡
散層１０をそれぞれ設ける。次に、同様にフィールド酸
化膜７及びゲート電極８をマスクどしてＰ型不純物をイ
オン注入しＮ型拡散層９．１０よりも浅いＰ型拡散層１
１．１２を夫々設ける。次に、ゲート電極８を含む表面
に眉間絶縁膜１３を堆積して選択的にコンタクト用開口
部を設け、コンタト用開口部を含む表面にアルミニウム
層等の金属層を設けて選択的にエツチングし、Ｐ″″型
拡散拡散層１１続するドレイン電極１４と、Ｐ＋型拡散
層１２及びＮ＋型型数散層４接続するソース電極１５を
設けて高耐圧のオフセットゲート型ＰチャネルＭＯ３Ｆ
ＥＴを構成する。
オン注入して熱拡散し、Ｎ＋＋埋込層２を設け、Ｎ２型
埋込層２を含む表面にＮ−型エピタキシャル層３を成長
させる１次に、Ｎ−型エピタキシャル層３の表面にＮ型
不純物を選択的にイオン注入して熱拡散し、Ｎ“型埋込
層２に達する環状のＮ＋型型数散層４形成して素子形成
領域を区画する。次に、素子形成領域の表面にＰ型不純
物を選択的にイオン注入して熱拡散し、環状のＰ型ウェ
ル５を設ける。次に、Ｐ型ウェル５の外周に接して環状
のＰ型拡散層６を形成し、Ｐ型拡散層６の表面を選択酸
化してフィールド酸化膜７を形成する。次に、フィール
ド酸化膜７の外周に設けたゲート酸化１１１Ｉ８を介し
てゲート電極８を選択的に設ける。次に、フィールド酸
化膜７及びゲート電極８をマスクとしてＮ型不順物をイ
オン注入し、Ｐ型ウェル５の内側及びゲート電極８の外
周のＮ−型エピタキシャル層３にＮ型不純物をＰ型ウェ
ル５よりも浅くイオン注入してＮ型拡散層９及びＮ型拡
散層１０をそれぞれ設ける。次に、同様にフィールド酸
化膜７及びゲート電極８をマスクどしてＰ型不純物をイ
オン注入しＮ型拡散層９．１０よりも浅いＰ型拡散層１
１．１２を夫々設ける。次に、ゲート電極８を含む表面
に眉間絶縁膜１３を堆積して選択的にコンタクト用開口
部を設け、コンタト用開口部を含む表面にアルミニウム
層等の金属層を設けて選択的にエツチングし、Ｐ″″型
拡散拡散層１１続するドレイン電極１４と、Ｐ＋型拡散
層１２及びＮ＋型型数散層４接続するソース電極１５を
設けて高耐圧のオフセットゲート型ＰチャネルＭＯ３Ｆ
ＥＴを構成する。
ここで、Ｎ−型エピタキシャル層３はＮ＋＋埋込層２及
びＮ＋型型数散層４介してソース電位が印加される。ま
た、Ｐ＋型拡散層とＮ型拡散層９のＰＮ接合面１６の降
伏電圧を他の部分の耐圧より低くなるようにＮ型拡散層
９の不純物濃度を設定する。
びＮ＋型型数散層４介してソース電位が印加される。ま
た、Ｐ＋型拡散層とＮ型拡散層９のＰＮ接合面１６の降
伏電圧を他の部分の耐圧より低くなるようにＮ型拡散層
９の不純物濃度を設定する。
このようにしてソース電極１５とドレイン電極１４に逆
バイアスを印加すると、前記ＰＮ接合面１６で均一な降
伏現象が生じ、この時流れる過電流はＮ“型拡散層４及
びＮ”型埋込層２を通ってＰＮｔ１合面１６の全平面を
流れ、均一な降伏現象を生ずる。
バイアスを印加すると、前記ＰＮ接合面１６で均一な降
伏現象が生じ、この時流れる過電流はＮ“型拡散層４及
びＮ”型埋込層２を通ってＰＮｔ１合面１６の全平面を
流れ、均一な降伏現象を生ずる。
以上説明したように本発明は、−導電型エピタキシャル
層に設けた環状の逆導電型のウェルの内側に低い降伏電
圧を有する均一なＰＮ平面接合を設けて低い電圧で降伏
現象を生じさせ、過電流をそのＰＮ平面接合の全面を通
して流すことにより、高耐圧ＭＯＳＦＥＴのＰＮ接合の
一部分に集中して流れる過電流によって生じるＰＮ接合
の熱的破壊を防止することができるという効果がある。
層に設けた環状の逆導電型のウェルの内側に低い降伏電
圧を有する均一なＰＮ平面接合を設けて低い電圧で降伏
現象を生じさせ、過電流をそのＰＮ平面接合の全面を通
して流すことにより、高耐圧ＭＯＳＦＥＴのＰＮ接合の
一部分に集中して流れる過電流によって生じるＰＮ接合
の熱的破壊を防止することができるという効果がある。
また、外部からのホールの注入も高濃度のＮ型不純物層
に吸収されるため、ラッチアップ耐量の向上につながる
。
に吸収されるため、ラッチアップ耐量の向上につながる
。
１・・・Ｎ型シリコン基板、２・・・Ｎ１型埋込層、３
・・・Ｎ−型エピタキシャル層、４・・・Ｎ＋型型数散
層５・・・Ｐ型ウェル、６・・・Ｐ型拡散層、７・・・
フィールド酸化膜、８・・・ゲート電極、９，１０・・
・Ｎ型拡散層、１１．１２・・・Ｐ′″型拡散拡散層３
・・・層間絶縁膜、１４・・・ドレイン電極、１５・・
・ソース電極、１６・・・ＰＮ接合面。
・・・Ｎ−型エピタキシャル層、４・・・Ｎ＋型型数散
層５・・・Ｐ型ウェル、６・・・Ｐ型拡散層、７・・・
フィールド酸化膜、８・・・ゲート電極、９，１０・・
・Ｎ型拡散層、１１．１２・・・Ｐ′″型拡散拡散層３
・・・層間絶縁膜、１４・・・ドレイン電極、１５・・
・ソース電極、１６・・・ＰＮ接合面。
Claims (1)
- 一導電型半導体基板の一主面に設けた高濃度の一導電
型の埋込層と、前記埋込層を含む表面に設けた低濃度一
導電型のエピタキシャル層と、前記エピタキシャル層に
設けて前記埋込層と接続し素子形成領域を区域する一導
電型の第１の拡散層と、前記素子形成領域に設けた環状
の逆導電型のウェルと、前記ウェルの内側に設けて降伏
現象発生時に過電流を流す一導電型の第２の拡散層と、
前記ウェルの内側の前記第２の拡散層よりも浅く設けて
前記ウェルと接続した逆導電型の第３の拡散層とを有す
ること特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34284989A JPH03203377A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34284989A JPH03203377A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203377A true JPH03203377A (ja) | 1991-09-05 |
Family
ID=18356971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34284989A Pending JPH03203377A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203377A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374569A (en) * | 1992-09-21 | 1994-12-20 | Siliconix Incorporated | Method for forming a BiCDMOS |
| US5541125A (en) * | 1992-09-21 | 1996-07-30 | Siliconix Incorporated | Method for forming a lateral MOS transistor having lightly doped drain formed along with other transistors in the same substrate |
| US5643820A (en) * | 1992-09-21 | 1997-07-01 | Siliconix Incorporated | Method for fabricating an MOS capacitor using zener diode region |
| WO1998011609A1 (en) * | 1996-09-10 | 1998-03-19 | Spectrian, Inc. | Lateral dmos transistor for rf/mircrowave applications |
| US5869875A (en) * | 1997-06-10 | 1999-02-09 | Spectrian | Lateral diffused MOS transistor with trench source contact |
| JP2006041533A (ja) * | 2004-07-27 | 2006-02-09 | Robert Bosch Gmbh | 高電圧ｍｏｓトランジスタおよび相応の製造方法 |
| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
-
1989
- 1989-12-29 JP JP34284989A patent/JPH03203377A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5643820A (en) * | 1992-09-21 | 1997-07-01 | Siliconix Incorporated | Method for fabricating an MOS capacitor using zener diode region |
| US5416039A (en) * | 1992-09-21 | 1995-05-16 | Siliconix Incorporated | Method of making BiCDMOS structures |
| US5422508A (en) * | 1992-09-21 | 1995-06-06 | Siliconix Incorporated | BiCDMOS structure |
| US5426328A (en) * | 1992-09-21 | 1995-06-20 | Siliconix Incorporated | BICDMOS structures |
| US5541125A (en) * | 1992-09-21 | 1996-07-30 | Siliconix Incorporated | Method for forming a lateral MOS transistor having lightly doped drain formed along with other transistors in the same substrate |
| US5541123A (en) * | 1992-09-21 | 1996-07-30 | Siliconix Incorporated | Method for forming a bipolar transistor having selected breakdown voltage |
| US5547880A (en) * | 1992-09-21 | 1996-08-20 | Siliconix Incorporated | Method for forming a zener diode region and an isolation region |
| US5559044A (en) * | 1992-09-21 | 1996-09-24 | Siliconix Incorporated | BiCDMOS process technology |
| US5618743A (en) * | 1992-09-21 | 1997-04-08 | Siliconix Incorporated | MOS transistor having adjusted threshold voltage formed along with other transistors |
| US5583061A (en) * | 1992-09-21 | 1996-12-10 | Siliconix Incorporated | PMOS transistors with different breakdown voltages formed in the same substrate |
| JP2007335881A (ja) * | 1992-09-21 | 2007-12-27 | Siliconix Inc | ＢｉＣＤＭＯＳ構造及びその製造方法 |
| US5648281A (en) * | 1992-09-21 | 1997-07-15 | Siliconix Incorporated | Method for forming an isolation structure and a bipolar transistor on a semiconductor substrate |
| US5374569A (en) * | 1992-09-21 | 1994-12-20 | Siliconix Incorporated | Method for forming a BiCDMOS |
| US5751054A (en) * | 1992-09-21 | 1998-05-12 | Siliconix Incorporated | Zener diodes on the same wafer with BiCDMOS structures |
| EP1119043A3 (en) * | 1992-09-21 | 2005-07-13 | SILICONIX Incorporated | BiCDMOS process technology and structures |
| US5821144A (en) * | 1996-09-10 | 1998-10-13 | Spectrian, Inc. | Lateral DMOS transistor for RF/microwave applications |
| WO1998011609A1 (en) * | 1996-09-10 | 1998-03-19 | Spectrian, Inc. | Lateral dmos transistor for rf/mircrowave applications |
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| JP2006041533A (ja) * | 2004-07-27 | 2006-02-09 | Robert Bosch Gmbh | 高電圧ｍｏｓトランジスタおよび相応の製造方法 |
| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
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