JPH0395827A - 半導体電子放出素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、半導体電子放出素子に関するものである。

［従来の技術コ 従来の半導体電子放出素子のうち、アバランシェ増幅を
用いたものとしては、例えば米国特許第４２５９６７８
号および米国特許第４３０３９３０号に記載されている
ものが知られている。

この半導体電子放出素子は、半導体基板上にＰ型半導体
層とＮ型半導体層とを形威し、該Ｎ型半導体層の表面に
セシウム等を付着させて表面の仕事関数を低下させるこ
とにより電子放出部を形成したものであり、Ｐ型半導体
層とＮ型半導体層とにより形成されたダイオードの両端
に逆バイアス電圧をかけてアバランシェ増幅を起すこと
により電子をホット化し、電子放出部より半導体基板表
面に垂直な方向に電子を放出するものである。

［発明が解決しようとする課題］ しかしながら、上記従来の半導体電子放出素子は、電子
放出部を形成するために用いていたセシウムが化学的に
極めて活性な元素であるため、以下のような欠点があっ
た。

■安定動作を得るために超高真空（１ｏ　−１０Ｔｏｒ
ｒ以上）を必要とすること。

■寿命、効率等が真空度に強く依存すること。

■素子を大気中にさらすことがてきないこと。

また、従来の半導体電子放出素子では、アバランシェ増
幅により高いエネルギーを得た電子がＮ型半導体層内を
通過して電子放出部表面に達する構造となっていたため
、電子のエネルギーの多くはＮ型半導体層内での格子散
乱等によって失われてしまうという欠点もあった。この
エネルギー損失を抑えるためにはＮ型半導体層を極めて
薄く（２００人以下）する必要があるが、このような極
めて薄いＮ型半導体層を均一かつ高濃度、低欠陥で作製
することは困難であり、従って素子を安定に作製するこ
とが困難であるという課題を有していた。

本発明は、上記従来の問題点を解決し、安定した電子放
出特性を容易に達成できる基板断面出射型の電子放出素
子を提供することを目的とする。

［課題を解決するための千段］ 本発明の要旨は、半導体基板上に形成されたＰ型半導体
層を有し、該Ｐ型半導体層上にショツトキー障壁電極を
有し、該Ｐ型半導体層内の該ショットキー障壁電極下に
１または複数のＰ１領域と該Ｐ０領域を囲んで形成され
たリング状のＮ＋領域とを有することを特徴とする半導
体電子放出素子に存在する。

［作　用］ 本発明の半導体電子放出素子は、電子放出部表面の仕事
関数を低下させるための材料（以下、低仕事関数材料）
をドーブされた領域をＰ型半導体に対するショットキー
電極としたので、半導体基板の断面方向にも電子放出部
を形成することができ、また同一素子に複数個の電子放
出部を形成することができる。

また、低仕事関数材料として大気中でも極めて安定な元
素を用いたので、安定動作を得るために超高真空を必要
とせず、寿命、効率等が真空度に強く依存することがな
く、さらには素子を大気中にさらすことも可能である。

従来発明されてきた半導体電子放出素子は、ＰＮ接合を
用いているため、Ｎ形層内でのエネルギー損失が多く、
きわめて低仕事関数の材料を用いなければならなかった
。そのため、実際には、セシウム等のみが使用されてき
た。これに対して本発明では、ショットキー接合を用い
ているため、上記従来例よりもエネルギー損失が小さい
のでＴｉＣ，ＺｒＣ，ＨｆＣ，ＬａＢａ　，ＳｍＢａ　
，ＧｄＢｓＷＳｉ２，ＴｉＳｉ，，ＺｒＳｉｚ　，Ｇｆ
Ｓｉ２等が利用可能である。本発明に使用可能な低仕事
関数材料としては、ＩＡ，２Ａ，３Ａ族およびランタノ
イド系の金属や、ＩＡ．２Ａ，３Ａ族およびランタノイ
ド系のシリサイドやホウ化物、炭化物等がある。具体的
には、Ｔｉｃ．ＺｒＣ、ＨｆＣ，ＬａＢａ　．ＳｍＢａ
　，ＧｄＢｓＷＳｉ２　．　ＴｉＳｉ２，ＺｒＳｉ２，
　ＧｆＳｉ２等が使用可能である。

さらに、従来の半導体電子放出素子と異なり、アバラン
シエ増幅により高いエネルギーを得た電子がＮ型半導体
層内を通過して電子放出部表面に達する構造となってい
ないため、Ｎ型半導体層を極めて薄＜　（２００人以下
）形成する必要があるといった製造上の難点がなく、従
って、半導体電子放出素子を安定に作成することができ
る。

以下、本発明について、第１図および第２図を用いて詳
細に説明する。

第１図は本発明の半導体電子放出素子の動作原理を説明
するための図であり、本発明半導体電子放出素子の一構
成例を示す概念図である。図において、１は半導体基板
、２は空乏層領域、３はｎ“領域、４はＰ型半導体層、
５はＰ３領域、６はショットキー電極、８はｎ型オーミ
ック電極、９はＰ型才一ミック電極である。

なお、木発明の電子放出素子に用いる半導体材料として
は、例えば、Ｓ　ｔ，Ｇｅ，ＧａＡｓ、ＧａＰ，Ａｆｌ
Ａｓ．ＧａＡｓＰ，ＡＪ２ＧａＡｓ，ＳｉＣ．ＢＰ等が
あるが、Ｐ型半導体を形成できるものであればどのよう
な材料でも良く、特に間接遷移型でバンドギャップの大
きい材料か適している。

また、第２図は本発明の半導体電子放出素子の表面近傍
におけるエネルギーバンドを示す概念図てある。

まず、第２図を用いて、本発明の半導体電子放出素子に
おける電子放出過程について説明する。

Ｐ型半導体と低仕事関数材料からなるショットキーダイ
オードに逆バイアスを印加することによって、Ｐ型半導
体の伝導帯の底ＥＣはショットキー電極の真空準位Ｅ　
ＶＡＣよりも高いエネルギー準位となる。アバランシェ
増幅によって生成された電子は、半導体一金属電極界面
に生ずる空乏層内の電界によって格子温度よりも高いエ
ネルギーを得て、低仕事関数材料からなるショットキー
電極へ注入ざれる。格子散乱等によってエネルギーを失
わず、ショットキー電極表面の仕事関数より大きなエネ
ルギーを持った電子は、ショットキーエ柘表面（すなわ
ち電子放出部）より、真空中に放出される。

本発明の半導体放電素子では、第１図に示したように、
Ｐ型半導体基板中の低仕事関数材料との界面付近にＮ１
領域を設けたので、ＰＮ“界面に空乏層が生じる。従っ
て、Ｐ４層からＰ層に注入された電子はＰＮ＋界面に生
じた空乏層によって移動経路が限定され、電子放出部に
設けられたＰ１領域に集中するために、電流密度を上げ
ることが容易となる。

また、本発明の半導体放電素子では、素子作製プロセス
において、電子放出部となるＰ４領域およびＮ３領域、
半導体表面からイオン打込み等により形成できるため、
同一基板の同一平面上に複数個の電子放出部を任意の位
置に作製できる。

また、半導体基板表面上にさらに所望の半導体層を例え
ばＭＢＥ　（分子線エビタキシャル）法等により順次堆
積させることができるので、電子放出部を積層化した素
子の作製が容易であり、このため、電子放出部を基板表
面と垂直な方向に複数個形威することができる。

さらに本発明によれば、Ｐ型半導体層内に設けられた複
数の２３領域のそれぞれの位置を任意に決めることがで
きるので、放出される電子線を所望の形状とすることが
可能となる。

〔実施例コ （実施例１） 第３図は本発明の一実旅例に係るＧａＡｓ半導体電子放
出素子を示す概略図であり、第３図（ａ）は平面図、第
３図（ｂ）は第３図（ａ）のＡ−Ａ断面における断面図
である。図において、＋０１はＰ”Ｓｉ基板、１０２は
Ｐ一層、１０３はリング状Ｎ＋領域、１０４は点状Ｐ３
領域、１０５は絶縁膜、１０６および１０７はオーミッ
ク電極、１０８はショットキー電極である。

以下、第３図に示した半導体放電素子の製造工程につい
て説明する。

■不純物濃度が１　ｘ　１　０１９ａｍ−３のＡｓドー
ブのＰ”Ｓｉ基板１０１上に、ＣＶＤ　（化学的気相成
長）７去またはＬＰＥ（？＆相エビタキシャル成長）７
去によってＡ　ｓ　／Ｑ度が３Ｘ１０”のＰ一層１０２
を成長させた。

■次に、通常のフォトリソグラフィー技術を用いて１０
３、１０４の開口部を設け、リング状Ｎ″″領域１０３
にはＢ゛イオンを不純物濃度が１×１０”ｃｍ−３とな
るように、点状Ｐ０領域１０４にはＡｓ″″イオンを不
純物濃度がＩＸＩＯ”ｃｍ−’となるように、それぞれ
イオン注入を行ない、アニールにより活性化した。

■その後、表面に絶ＪｉｌＬ１ｏｓとしてＳｉｎ，を真
空蒸着し、フォトリソグラフィーにより、開口部を設け
た。

■リング状Ｎ２領域１０３上および基板裏面に、それぞ
れ八２を真空蒸着し、オーミック電極１０６．１０７を
形成した。

■更にショットキー’ｔ＆１０８となる材料として、例
えば低仕事関数材料であるＧａ（φ０＝３．１ｅＶ）を
１００人真空蒸着し、３５０℃、１０分間の熱処理によ
ってＧａＳｉ２を形成させ、点状Ｐ０領域１０４と良質
なショットキー接合を形成させた。

以上のようにして作成した半導体電子放出素子おいて、
ショットキー障害ダイオード１０８に逆バイアスを印加
したところ、ショットキー電極１０８と点状Ｐ”領域１
０４との界面で、アバランシェ増幅が起き、高いエネル
ギーをもった電子がＧａＳｉ表面から放出された。

以上説明したように、本実施例によれば、電界を集中さ
せ、電子放出部を限定するためのＰ＋領域が形威されて
いることにより、電子放出がその点に従って起こるため
、該点状Ｐ領域の配置やＰ０領域の大きさ等により、一
素子内での電子放出の分布を自由に設定することが可能
となった． さらに、従来の半導体製造プロセスを利用した電子放出
素子であるため、一素子の微細化やマルチ化が容易であ
る。

（実施例２） 第４図は本発明の第２の実施例に係るＧａＡｓ半導体電
子放出素子を示す概略図であり、第４図（ａ）は平面図
、第４図（ｂ）は第４図（ａ）のＡ−Ａ断面における断
面図である。図において、４０１はＰゝＳｉ基板、４０
２はＰ一層、４０３はリング状Ｎゝ領域、４０４は点状
Ｐ＋領域、４０５は絶縁膜、４０８および４０７はオー
ミック電極、４０８はショットキー電極である。

以下、第４図に示した半導体放電素子の製造工程につい
て説明する。

■不純物濃度５Ｘ１０１８ｃｍのＰ”　一ＧａＡｓ基板
４０１上にＭＢＥ　（分子線エビタキシャル）法あるい
はＭＯ−ＣＶＤ　（有機金属化学的気相堆積）法によっ
て１　ｘ　１　０Ｉ６ｃｍ−’の不純物濃度を持つＰ−
−ＧａＡｓ層４０２をエビタキシャル成長させた。この
とき用いたＰ型不純物はＢｅである。

■Ｓｉ”を加速電圧１　６０ｋｅＶでリング状Ｎ０領域
４０３に、Ｂｅ”を加速電圧４０ｋｅＶで点状Ｐ０領域
４０４に、それぞれＦＩＢ（集束イオンビーム）により
マスクレスでイオン注入した。

■続いて、基板４０１の両面にＳｔ○２を真空蒸着し、
８５０℃、３分間のアニールにより、注入不純物を活性
化した。

■次に、基板裏面のＳｉｎ，を全面剥離後、表面のリン
グ状Ｎ３領域の内側のみをエッチングし、絶縁膜４０５
とした． ■次に、Ｐ０基板４０１の裏面およびＰ−　−ＧａＡｓ
層４０２のｎ＋領域に、それぞれＡｕ−Ｚｎ合金、Ａｕ
−Ｇｅ合金を真空蒸着し、表面のＡｕ−Ｇｅ合金膜をパ
ターニング後、４００℃、３分間の熱処理によりそれぞ
れオーよツク電極４０６、４０７とした。

■最後にＧａＡｓの正孔に対して良質なショットキー接
合を形成する低仕事関数材料ＬａＢ．（φｗｙ４２．６
ｅＶ）を電子ビーム蒸着し、ショットキー電極とした。

このようにして作戒した半導体電子放出素子を２ｘｌＯ
−’Ｔｏｒｒに保たれた真空チャンバー中に入れ、逆バ
イアス７ｖを印加したところ、約１ｎＡの電子放出が観
測された。

［発明の効果］ 以上、説明したように、本発明の電子放出素子によれば
、電子放出部を任意に限定することができ、さらには、
電子放出部を同一基板上に複数個同時に形成することが
出来る。

また、本発明の電子放出素子によれば、試料断面に垂直
な方向に電子放出を行なうことが可能であり、さらには
、その電子放出断面を複数の異なる方向に設けることに
より、それらの方向にそれぞれ独立した電子放出を行う
ことが可能である。

【図面の簡単な説明】

第１図は本発明の半導体電子放出素子の動作原理を説明
するための図、第２図は本発明の半導体電子放出素子の
表面近傍におけるエネルギーバンドを示す概念図第２図
は本発明素子のバンド図、第３図は本発明の一実施例に
係るＧａＡｓ半導体電子放出素子を示す概略図、第４図
は本発明の第２の実施例に係るＧａＡｓ半導体電子放出
素子を示す概略図である。 １・・・半導体基板、２・・・空乏層領域、３・・・ｎ
＋領域、４・・・Ｐ型半導体層、５・・・Ｐ０領域、６
・・・シコットキー電極、８・・・ｎ型オーミック電極
、９・・・Ｐ型オーミック電極、１０１・・・Ｐ”Ｓｉ
基板、１０２・・・Ｐ一層、１０３・・・リング状Ｎゝ
領域、１０４・・・点状Ｐゝ領域、１０５・・・絶縁膜
、１０６，１０７・・・オーミック電極、１０８・・・
ショットキー電極。４０１・・・Ｐ”Ｓｉ基板、４０２
・・・Ｐ一層、４０３・・・リング状Ｎ０領域、４０４
・・・点状Ｐ＋領域、４０５・・・絶縁膜、４０６，４
０７・・・オーミック電極、４０Ｂ・・・ショットキー
電極。 第 ３ 図（ａ） 図（ａ） 図（ｂ）

Claims (2)

【特許請求の範囲】
1. （１）半導体基体上に形成されたＰ型半導体層を有し、
   該Ｐ型半導体層上にショットキー障壁電極を有し、該Ｐ
   型半導体層内の該ショットキー障壁電極下に１または複
   数のＰ＾＋領域と該Ｐ＾＋領域を囲んで形成されたリン
   グ状のＮ＾＋領域とを有することを特徴とする半導体電
   子放出素子。
2. （２）ショットキー障壁電極が、ＧａまたはＬａＢ＿６
   により形成されていることを特徴とする請求項１に記載
   の半導体電子放出素子。