JPH0396014A - 同期カウンタ - Google Patents
同期カウンタInfo
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- JPH0396014A JPH0396014A JP23368389A JP23368389A JPH0396014A JP H0396014 A JPH0396014 A JP H0396014A JP 23368389 A JP23368389 A JP 23368389A JP 23368389 A JP23368389 A JP 23368389A JP H0396014 A JPH0396014 A JP H0396014A
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- Japan
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- stage
- flip
- flop
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- data
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- 230000001360 synchronised effect Effects 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期カウンタに関し、特にフリップフロップと
論理ゲートとを組合せて構成された同期カウンタに関す
る． 〔従来の技術〕 同期カウンタはその全ての出力がクロックパルスに同期
して変化するので、出力の変化が各段によって異なり後
段程その遅れが大きくなる非同期カウンタに比べ、ディ
ジタル回路の構戒上非常に有用である． 例えば、４段の同期カウンタを例にすると、その基本的
な第１の例の回路として第４図に示すような回路が知ら
れている。
論理ゲートとを組合せて構成された同期カウンタに関す
る． 〔従来の技術〕 同期カウンタはその全ての出力がクロックパルスに同期
して変化するので、出力の変化が各段によって異なり後
段程その遅れが大きくなる非同期カウンタに比べ、ディ
ジタル回路の構戒上非常に有用である． 例えば、４段の同期カウンタを例にすると、その基本的
な第１の例の回路として第４図に示すような回路が知ら
れている。
この回路は、ＪＫフリップフロップ１１，１２，１３．
１４と２人力ＡＮＤゲート２１．３人力ＡＮＤゲート３
１によって構成され、第３段及び第４段のＪＫフリップ
フロップ−１３．１４のＪ端子．Ｋ端子には、それぞれ
２人力ＮＡＤゲート２１．３人力ＮＡＤゲート３１によ
って演算された前段のＪＫフリップフロップ１１，１２
、１ｌ〜１３の出力信号の論理積を入力し、第１段のＪ
Ｋフリップフロップ１１のＪ端子，Ｋ端子は電源電圧Ｖ
ＣＣの高レベルに固定され、第２段のＪＫフリップフロ
ップ１２のＪ端子，Ｋ端子には第１段のＪＫフリップフ
ロップ１１出力をそのまま入力している。また、各ＪＫ
フリップフロップ１１〜１４のＣＬＫ端子には共通に回
路のクロックパルスＣＫが加えられる。
１４と２人力ＡＮＤゲート２１．３人力ＡＮＤゲート３
１によって構成され、第３段及び第４段のＪＫフリップ
フロップ−１３．１４のＪ端子．Ｋ端子には、それぞれ
２人力ＮＡＤゲート２１．３人力ＮＡＤゲート３１によ
って演算された前段のＪＫフリップフロップ１１，１２
、１ｌ〜１３の出力信号の論理積を入力し、第１段のＪ
Ｋフリップフロップ１１のＪ端子，Ｋ端子は電源電圧Ｖ
ＣＣの高レベルに固定され、第２段のＪＫフリップフロ
ップ１２のＪ端子，Ｋ端子には第１段のＪＫフリップフ
ロップ１１出力をそのまま入力している。また、各ＪＫ
フリップフロップ１１〜１４のＣＬＫ端子には共通に回
路のクロックパルスＣＫが加えられる。
次に、この回路の動作について以下説明する。
ＪＫフリップフロップ１１〜１４は、Ｊ端子とＫ端子の
レベルが高レベルのときその出力は反転し、低レベルの
ときは前の出力状態を保持する。
レベルが高レベルのときその出力は反転し、低レベルの
ときは前の出力状態を保持する。
また、カウンタにおいては、ある段が反転するのはその
段より前の段がすべて高レベルのときであるから、全て
の前段の論理積をＪ端子，Ｋ端子に印加することにより
カウンタが構成でき、またＪＫフリップフロップ１１〜
１４の出力が変化するのはクロックパルスＣＫに同期す
るので、以上説明した回路は同期カウンタとして動作す
る。一般的に第Ｎ段の回路は、ＪＫフリップフロップと
、このＪ端子，Ｋ端子に第１段から第（Ｎ−１）段のＪ
Ｋフリップフロップの出力の論理積を入力する（Ｎ−１
＞入力ＡＮＤゲートとにより構成できる。
段より前の段がすべて高レベルのときであるから、全て
の前段の論理積をＪ端子，Ｋ端子に印加することにより
カウンタが構成でき、またＪＫフリップフロップ１１〜
１４の出力が変化するのはクロックパルスＣＫに同期す
るので、以上説明した回路は同期カウンタとして動作す
る。一般的に第Ｎ段の回路は、ＪＫフリップフロップと
、このＪ端子，Ｋ端子に第１段から第（Ｎ−１）段のＪ
Ｋフリップフロップの出力の論理積を入力する（Ｎ−１
＞入力ＡＮＤゲートとにより構成できる。
また、第５図に示す第２の従来例のように、Ｊ端子，Ｋ
端子への入力の論理積の演算の部分を縦続接続した２人
力ＡＮＤゲート２１．２２で構成することもでき、この
回路も第１の従来例と同様な原理で動作する。
端子への入力の論理積の演算の部分を縦続接続した２人
力ＡＮＤゲート２１．２２で構成することもでき、この
回路も第１の従来例と同様な原理で動作する。
以上述べた第１の従来例においては、第Ｎ段目には第１
段から第（Ｎ−１）段までの論理積をとる（Ｎ−１）入
力ＡＮＤゲートが必要となるので、段数を増加させると
前段ほどファンアウトが大きくなり、特に第１段のファ
ンアウトはＪ端子，Ｋ端子とＡＮＤゲートのファンアウ
トが等しいとき（Ｎ＋１）となり、後段への桁上げ信号
の波形になまりや遅延を生じ、フリップフロップとして
マスタースレーブ形を仮定した場合、この遅延がクロッ
ク周期の１７２より大きくなると正常に桁上げ信号が後
段に伝わらすカウンタとして動作しなくなり、従って、
この限界のクロック周波数はカウンタの段数が大きくな
るほど低くなるという欠点がある。
段から第（Ｎ−１）段までの論理積をとる（Ｎ−１）入
力ＡＮＤゲートが必要となるので、段数を増加させると
前段ほどファンアウトが大きくなり、特に第１段のファ
ンアウトはＪ端子，Ｋ端子とＡＮＤゲートのファンアウ
トが等しいとき（Ｎ＋１）となり、後段への桁上げ信号
の波形になまりや遅延を生じ、フリップフロップとして
マスタースレーブ形を仮定した場合、この遅延がクロッ
ク周期の１７２より大きくなると正常に桁上げ信号が後
段に伝わらすカウンタとして動作しなくなり、従って、
この限界のクロック周波数はカウンタの段数が大きくな
るほど低くなるという欠点がある。
また第２の従来例では、段数が多くなっても各段のファ
ンアウトは最大３に抑えられるが、この場合にはＡＮＤ
ゲートが縦続接続されているため、第Ｎ段においてクロ
ックパルスのレベルが変化してから桁上げ信号のレベル
が変化するまでに、１つの２人力ＡＮＤゲートの伝達遅
延時間のＮ倍の遅延が生じ、この遅延時間はＪＫフリッ
プフロップのセットアップタイムをｔｓ，ＡＮＤゲート
の伝達遅延時間をｔｐｄとすると（ｔｓ−（Ｎ−２）ｔ
ｐｃｉ）と表わされ、マステースレーブ形の時にはこれ
がクロック周期の１／２より大きくなると正常に動作で
きなくなるという欠点がある。
ンアウトは最大３に抑えられるが、この場合にはＡＮＤ
ゲートが縦続接続されているため、第Ｎ段においてクロ
ックパルスのレベルが変化してから桁上げ信号のレベル
が変化するまでに、１つの２人力ＡＮＤゲートの伝達遅
延時間のＮ倍の遅延が生じ、この遅延時間はＪＫフリッ
プフロップのセットアップタイムをｔｓ，ＡＮＤゲート
の伝達遅延時間をｔｐｄとすると（ｔｓ−（Ｎ−２）ｔ
ｐｃｉ）と表わされ、マステースレーブ形の時にはこれ
がクロック周期の１／２より大きくなると正常に動作で
きなくなるという欠点がある。
このように従来例においては、多段の同期カウンタを構
成した場合に、動作可能なクロック周波数が低くなると
いう問題点があった。
成した場合に、動作可能なクロック周波数が低くなると
いう問題点があった。
本発明の目的は、以上で述べた問題点を解決し、より高
速な動作が可能な多段の同期カウンタを提供することに
ある． 〔課題を解決するための手段〕 本発明の同期カウンタは、入力端に所定のレベルの信号
を入力しクロックパルスに従って２進カウント動作をす
る第１段のフリップフロップと、クロックパルスに従っ
て入力端に入力される前記第１段のフリップフロップの
出力データを取込みこの取込んだデータのレベルに応じ
て出力データのレベルを反転させる第２段のフリップフ
ロップと、前記クロックパルスに従って２進カウント動
作をする第３段の２進カウンタ用フリップフロップと、
この２進カウンタ用フリップフロップの出力データと前
記第２段のフリップフロップの出力データとの論理積を
とる第３段のＡＮＤゲートと、前記クロックパルスに従
って前記ＡＮＤゲートの出力データを取込みこの取込ん
だデータのレベルに応じて出力データのレベルを反転さ
せる第３段のフリップフロップと、前記クロックパルス
に従って２進カウント動作をする第ｎ段（ｎは４以上の
整数、以下同じ）の２進カウンタ用フリップフロップと
、前記第２段から第（ｎ−２）段までのフリップフロツ
プの出力データの論理積である第（ｎ−１）段の論理積
データと第（ｎ−１）段のフリップフロップの出力デー
タとの論理積をとり第ｎ段の論理積データとして出力す
る第ｎ段の第１のＡＮＤゲートと、この第ｎ段の論理積
データと前記第ｎ段の２進カウンタ用フリップフロップ
の出力データとの論理積をとる第ｎ段の第２のＡＮＤゲ
ートと、前記クロックパルスに従って前記第ｎ段の第２
のＡＮＤゲートの出力データを取込みこの取込んだデー
タのレベルに応じて出力データのレベルを反転させる第
ｎ段の７リップフロップとを有している。
速な動作が可能な多段の同期カウンタを提供することに
ある． 〔課題を解決するための手段〕 本発明の同期カウンタは、入力端に所定のレベルの信号
を入力しクロックパルスに従って２進カウント動作をす
る第１段のフリップフロップと、クロックパルスに従っ
て入力端に入力される前記第１段のフリップフロップの
出力データを取込みこの取込んだデータのレベルに応じ
て出力データのレベルを反転させる第２段のフリップフ
ロップと、前記クロックパルスに従って２進カウント動
作をする第３段の２進カウンタ用フリップフロップと、
この２進カウンタ用フリップフロップの出力データと前
記第２段のフリップフロップの出力データとの論理積を
とる第３段のＡＮＤゲートと、前記クロックパルスに従
って前記ＡＮＤゲートの出力データを取込みこの取込ん
だデータのレベルに応じて出力データのレベルを反転さ
せる第３段のフリップフロップと、前記クロックパルス
に従って２進カウント動作をする第ｎ段（ｎは４以上の
整数、以下同じ）の２進カウンタ用フリップフロップと
、前記第２段から第（ｎ−２）段までのフリップフロツ
プの出力データの論理積である第（ｎ−１）段の論理積
データと第（ｎ−１）段のフリップフロップの出力デー
タとの論理積をとり第ｎ段の論理積データとして出力す
る第ｎ段の第１のＡＮＤゲートと、この第ｎ段の論理積
データと前記第ｎ段の２進カウンタ用フリップフロップ
の出力データとの論理積をとる第ｎ段の第２のＡＮＤゲ
ートと、前記クロックパルスに従って前記第ｎ段の第２
のＡＮＤゲートの出力データを取込みこの取込んだデー
タのレベルに応じて出力データのレベルを反転させる第
ｎ段の７リップフロップとを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は４段の同期カウンタを示し、入力端のＪ端
子，Ｋ端子に電源電圧ＶＣＣを入力しクロックパルスＣ
Ｋに従って２進カウント動作をする第１段のＪＫフリッ
プフロップ１１と、クロックパルスＣＫが高レベルにな
るとき入力端のＪ端子，Ｋ端子に入力される第１段のＪ
Ｋフリップフ口ツプ１１の出力データ○ＵＴＩを取込み
クロックパルスＣＫが低レベルになるときこの取込んだ
データのレベルに応じて出力データＯＵＴ２のレベルを
反転する第２段のＪＫフリップフロップ１２と、Ｊ端子
，Ｋ端子に電源電圧ＶＣＣを入力しクロックパルスＣＫ
に従って２進カウント動作をする第３の２進カウンタ用
のＪＫフリップフロップ１５と、この２進カウンタ用の
ＪＫフリップフロップ１５の出力データと第２段のＪＫ
フリップフロップ１２の出力データＯＵＴ２との論理積
をとる第３段の２人力ＡＮＤゲート２１と、クロックパ
ルスＣＫが高レベルになるとき２人力ＡＮＤゲート２１
の出力データを取込みクロックパルスＣＫが低レベルに
なるときこの取込んたデータのレベルに応じて出力デー
タＯＵＴ３のレベルを反転する第３段のＪＫフリップフ
ロップ１３と、Ｊ端子，Ｋ端子に電源電圧ＶＣＣを入力
しクロックパルスＣＫに従って２進カウント動作をする
第ｎ段（ｎは４以上の整数但し、この実施例ではｎは４
のみである．以下同じ〉の２進カウンタ用のＪＫフリッ
プフロップ１６と、第２段から第（ｎ２）段まで（ｎ＝
４のみであるので第２段のみとなる）のＪＫフリップフ
ロップ１２の出力データＯＵＴ２の論理積である第（ｎ
−１）段の論理積データと第（ｎ−１）段のフリップフ
ロップの出力データとの論理積をとり第ｎ段の論理積デ
ータとして出力する第ｎ段の第１の２人力ＡＮＤゲート
２２と、この第ｎ段の論理積データと第ｎ段の２進カウ
ンタ用のＪＫフリップフロップ１６の出力データとの論
理積をとる第ｎ段の第２の２人力ＡＮＤゲート２３と、
クロックパルスＣＫが高レベルになるとき第２の２人力
ＡＮＤゲート２３の出力データを取込みクロックパルス
ＣＫが低レベルになるときこの取込んだデータのレベル
に応じて出力データＯＵＴｎのレベルを反転する第ｎ段
のＪＫフリップフロップ１４とを有する構成となってい
る。
子，Ｋ端子に電源電圧ＶＣＣを入力しクロックパルスＣ
Ｋに従って２進カウント動作をする第１段のＪＫフリッ
プフロップ１１と、クロックパルスＣＫが高レベルにな
るとき入力端のＪ端子，Ｋ端子に入力される第１段のＪ
Ｋフリップフ口ツプ１１の出力データ○ＵＴＩを取込み
クロックパルスＣＫが低レベルになるときこの取込んだ
データのレベルに応じて出力データＯＵＴ２のレベルを
反転する第２段のＪＫフリップフロップ１２と、Ｊ端子
，Ｋ端子に電源電圧ＶＣＣを入力しクロックパルスＣＫ
に従って２進カウント動作をする第３の２進カウンタ用
のＪＫフリップフロップ１５と、この２進カウンタ用の
ＪＫフリップフロップ１５の出力データと第２段のＪＫ
フリップフロップ１２の出力データＯＵＴ２との論理積
をとる第３段の２人力ＡＮＤゲート２１と、クロックパ
ルスＣＫが高レベルになるとき２人力ＡＮＤゲート２１
の出力データを取込みクロックパルスＣＫが低レベルに
なるときこの取込んたデータのレベルに応じて出力デー
タＯＵＴ３のレベルを反転する第３段のＪＫフリップフ
ロップ１３と、Ｊ端子，Ｋ端子に電源電圧ＶＣＣを入力
しクロックパルスＣＫに従って２進カウント動作をする
第ｎ段（ｎは４以上の整数但し、この実施例ではｎは４
のみである．以下同じ〉の２進カウンタ用のＪＫフリッ
プフロップ１６と、第２段から第（ｎ２）段まで（ｎ＝
４のみであるので第２段のみとなる）のＪＫフリップフ
ロップ１２の出力データＯＵＴ２の論理積である第（ｎ
−１）段の論理積データと第（ｎ−１）段のフリップフ
ロップの出力データとの論理積をとり第ｎ段の論理積デ
ータとして出力する第ｎ段の第１の２人力ＡＮＤゲート
２２と、この第ｎ段の論理積データと第ｎ段の２進カウ
ンタ用のＪＫフリップフロップ１６の出力データとの論
理積をとる第ｎ段の第２の２人力ＡＮＤゲート２３と、
クロックパルスＣＫが高レベルになるとき第２の２人力
ＡＮＤゲート２３の出力データを取込みクロックパルス
ＣＫが低レベルになるときこの取込んだデータのレベル
に応じて出力データＯＵＴｎのレベルを反転する第ｎ段
のＪＫフリップフロップ１４とを有する構成となってい
る。
５段以上の同期カウンタを構成するには、第１図に示さ
れた実施例の第４の後段に第２図に示された回路ブロッ
クを順次接続すればよい。
れた実施例の第４の後段に第２図に示された回路ブロッ
クを順次接続すればよい。
第１図における第３段は第２図の回路ブロックの特殊な
場合であり、第４段は第２図の回路ブロックと実質的に
同一であるので、第２図の回路ブロックについて説明す
る． また以下で用いるＪＫフリップフロップはマスタースレ
ーブ形とし、クロックパルスＣＫが高レベルとなるとき
の立ち上がりで入力データを読み込み、クロックパルス
ＣＫが低レベルになるときの立ち下がりで出力データの
レベルが変化するものとして説明を行なう。
場合であり、第４段は第２図の回路ブロックと実質的に
同一であるので、第２図の回路ブロックについて説明す
る． また以下で用いるＪＫフリップフロップはマスタースレ
ーブ形とし、クロックパルスＣＫが高レベルとなるとき
の立ち上がりで入力データを読み込み、クロックパルス
ＣＫが低レベルになるときの立ち下がりで出力データの
レベルが変化するものとして説明を行なう。
この回路ブロックは、ＪＫフリップフロップ１４．１６
と２人力ＡＮＤゲート、２２．２３とから楕或されてい
る． ＪＫフリップフロップ１６のＪ端子及びＫ端子は高レベ
ルの電源電圧ＶＣＣが接続されているので、クロックパ
ルスＣＫの立ち下がりで出力を反転し、２進カウンタと
して動作し、その出力は２人力ＡＮＤゲート２３の一方
の入力端に接続されている． また第２段から第（ｎ−２）段までの出力データＯＵＴ
２〜ＯＵＴ （ｎ−２）の論理積が第（ｎ−１）段の論
理積データＡＮＤ ＯＵＴ（ｎ−１）として２人力Ａ
ＮＤゲート２２の一方の入力端に接続され、第（ｎ−１
）段の出力データＯＵＴ（ｎ−１）が他方の入力端に接
続されている。
と２人力ＡＮＤゲート、２２．２３とから楕或されてい
る． ＪＫフリップフロップ１６のＪ端子及びＫ端子は高レベ
ルの電源電圧ＶＣＣが接続されているので、クロックパ
ルスＣＫの立ち下がりで出力を反転し、２進カウンタと
して動作し、その出力は２人力ＡＮＤゲート２３の一方
の入力端に接続されている． また第２段から第（ｎ−２）段までの出力データＯＵＴ
２〜ＯＵＴ （ｎ−２）の論理積が第（ｎ−１）段の論
理積データＡＮＤ ＯＵＴ（ｎ−１）として２人力Ａ
ＮＤゲート２２の一方の入力端に接続され、第（ｎ−１
）段の出力データＯＵＴ（ｎ−１）が他方の入力端に接
続されている。
またこの２人力ＡＮＤゲート２２の出力は２人力ＡＮＤ
ゲート２３の他方の入力端に接続されるとともに第２段
から第（ｎ−１）段までの出力データＯＵＴ２ 〜ＯＵ
Ｔ （ｎ−１ ）の論理積、すなわち第ｎ段の論理積デ
ータＡＮＤ ＯＵＴｎとして次段に出力される。さら
にＪＫフリップフロップ１４．１６のＣＬＫ端子にはク
ロックパルスＣＫが接続されている。
ゲート２３の他方の入力端に接続されるとともに第２段
から第（ｎ−１）段までの出力データＯＵＴ２ 〜ＯＵ
Ｔ （ｎ−１ ）の論理積、すなわち第ｎ段の論理積デ
ータＡＮＤ ＯＵＴｎとして次段に出力される。さら
にＪＫフリップフロップ１４．１６のＣＬＫ端子にはク
ロックパルスＣＫが接続されている。
この回路ブロック動作を第３図（ａ），（ｂ）のタイム
チャートを用いて説明する。
チャートを用いて説明する。
ここで第３図（ａ）は、第（ｎ−１）段の論理積データ
ＡＮＤ ＯＵＴ（ｎ−１）がクロックパルスＣＫの立
ち下がりとほとんど同時に入力された場合、第３図（ｂ
）はクロツクパルスＣＫの立ち下がりから１クロック周
期より少し遅れて到着した場合を示す。また、この論理
積データＡＮＤＯＵＴ（ｎ−１）は、同期カウンタの第
２段から第（ｎ−２）段の出力の論理積であるので、少
なくとも２クロック周期の間は論理値は一定である． 第３図（ａ＞では、論理積データＡＮＤ ＯＵＴ（ｎ
−１）及び出力データＯＵＴ（ｎ−１）が高レベルにな
りＪＫフリップフロップ１６の出力も高レベルとなった
すぐ後のクロックパルスＣＫの立り下がりでＪＫフリッ
プフロップ１４の出力（ＯＵＴｎ）が反転する。
ＡＮＤ ＯＵＴ（ｎ−１）がクロックパルスＣＫの立
ち下がりとほとんど同時に入力された場合、第３図（ｂ
）はクロツクパルスＣＫの立ち下がりから１クロック周
期より少し遅れて到着した場合を示す。また、この論理
積データＡＮＤＯＵＴ（ｎ−１）は、同期カウンタの第
２段から第（ｎ−２）段の出力の論理積であるので、少
なくとも２クロック周期の間は論理値は一定である． 第３図（ａ＞では、論理積データＡＮＤ ＯＵＴ（ｎ
−１）及び出力データＯＵＴ（ｎ−１）が高レベルにな
りＪＫフリップフロップ１６の出力も高レベルとなった
すぐ後のクロックパルスＣＫの立り下がりでＪＫフリッ
プフロップ１４の出力（ＯＵＴｎ）が反転する。
ＪＫフリップフロップ１６はこの同期カウンタの最前段
のＪＫフリップフロップ１１と同じ動作をするので、前
述の動作は前段までの出力データがすべて高レベルにな
った次のクロックで桁上がりが起こることに相当し、同
期カウンタとして正常に動作していることがわかる。
のＪＫフリップフロップ１１と同じ動作をするので、前
述の動作は前段までの出力データがすべて高レベルにな
った次のクロックで桁上がりが起こることに相当し、同
期カウンタとして正常に動作していることがわかる。
さらに第３図（ｂ）のように、前段までの影響によって
論理積データＡＮＤ ＯＵＴ（ｎ−１）が変化すべき
クロックパルスＣＫの立ち下がりから１クロック周期遅
れて変化してもＪＫフリッグフロツプ１４が入力データ
を読み込むクロックパルスＣＫの立ち上がり、つまり１
．５クロック周期の遅れまでに確定している限り、ＪＫ
フリップフロップ１４の出力は反転することができ、同
期力ウンタとして正常に動作できる。
論理積データＡＮＤ ＯＵＴ（ｎ−１）が変化すべき
クロックパルスＣＫの立ち下がりから１クロック周期遅
れて変化してもＪＫフリッグフロツプ１４が入力データ
を読み込むクロックパルスＣＫの立ち上がり、つまり１
．５クロック周期の遅れまでに確定している限り、ＪＫ
フリップフロップ１４の出力は反転することができ、同
期力ウンタとして正常に動作できる。
次に、第１図に示された実施例のデータのＡＮＤゲート
２１〜２３による遅延を考えると、ｔｐｄを２人力ＡＮ
Ｄゲートの伝達遅延時間として最大（Ｎ−２）ｔｐｄと
第２の従来例と同じであるが、１．５クロックの周期の
遅延が許されることがら、第２の従来例の３＠のクロッ
ク周波数で動作することが可能となる。
２１〜２３による遅延を考えると、ｔｐｄを２人力ＡＮ
Ｄゲートの伝達遅延時間として最大（Ｎ−２）ｔｐｄと
第２の従来例と同じであるが、１．５クロックの周期の
遅延が許されることがら、第２の従来例の３＠のクロッ
ク周波数で動作することが可能となる。
また各段のファンアウント数も２人力ＡＮＤゲート２個
のみであり第１の従来例のような段数の増加によるファ
ンアウトの増加はなく、高速動作が可能である。
のみであり第１の従来例のような段数の増加によるファ
ンアウトの増加はなく、高速動作が可能である。
以上本発明の実施例を説明してきたが、この同期カウン
タに用いるフリツプフロツブはＪＫフリップフロップに
限らず、前段からの桁上げ信号により出力を反転するよ
うな構戒である限り本発明は適用でき、同様な効果が得
られる。またＡＮＤゲートも論理的に等価であれば他の
ＯＲゲートＮＡＮＤゲート，ＮＯＲゲート等を用いた回
路楕戒をとることも可能である。
タに用いるフリツプフロツブはＪＫフリップフロップに
限らず、前段からの桁上げ信号により出力を反転するよ
うな構戒である限り本発明は適用でき、同様な効果が得
られる。またＡＮＤゲートも論理的に等価であれば他の
ＯＲゲートＮＡＮＤゲート，ＮＯＲゲート等を用いた回
路楕戒をとることも可能である。
〔発明の効果〕
以上説明したように本発明は、第３段以後の各段の回路
ブロックを、クロックパルスにより２進カウント動作を
する２進カウンタ用フリツプフロップと、第２段から前
段までの出力データの論理積と２進カウンタ用フリップ
フロツプの出力データとの論理積を入力としクロックパ
ルスによりこの入力データのレベルに応じて出力データ
を反転させるフリップフロップとを含む構成とすること
により、ファンアウトの増加がなく、また桁上げ信号の
遅延時間に対する動作余裕を従来のほぼ３倍とることが
できるので、クロック周波数を上げることができ高速化
することができる効果がある。
ブロックを、クロックパルスにより２進カウント動作を
する２進カウンタ用フリツプフロップと、第２段から前
段までの出力データの論理積と２進カウンタ用フリップ
フロツプの出力データとの論理積を入力としクロックパ
ルスによりこの入力データのレベルに応じて出力データ
を反転させるフリップフロップとを含む構成とすること
により、ファンアウトの増加がなく、また桁上げ信号の
遅延時間に対する動作余裕を従来のほぼ３倍とることが
できるので、クロック周波数を上げることができ高速化
することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例を更に多数段にしたときの各段の回
路ブロックの回路図、第３図（ａ），（ｂ）は第２図に
示された回路ブロックの動作を説明するための各部信号
のタイミングチャート、第４図及び第５図はそれぞれ従
来の同期カウンタの第１及び第２の例を示す回路図であ
る。 １１〜１６・・・ＪＫフリップフロップ、２１〜２３・
・・２人力ＡＮＤゲート、３１・・・３人力ＡＮＤゲー
ト９
図に示された実施例を更に多数段にしたときの各段の回
路ブロックの回路図、第３図（ａ），（ｂ）は第２図に
示された回路ブロックの動作を説明するための各部信号
のタイミングチャート、第４図及び第５図はそれぞれ従
来の同期カウンタの第１及び第２の例を示す回路図であ
る。 １１〜１６・・・ＪＫフリップフロップ、２１〜２３・
・・２人力ＡＮＤゲート、３１・・・３人力ＡＮＤゲー
ト９
Claims (1)
- 入力端に所定のレベルの信号を入力しクロックパルスに
従って２進カウント動作をする第１段のフリップフロッ
プと、クロックパルスに従って入力端に入力される前記
第１段のフリップフロップの出力データを取込みこの取
込んだデータのレベルに応じて出力データのレベルを反
転させる第２段のフリップフロップと、前記クロックパ
ルスに従って２進カウント動作をする第３段の２進カウ
ンタ用フリップフロップと、この２進カウンタ用フリッ
プフロップの出力データと前記第２段のフリップフロッ
プの出力データとの論理積をとる第３段のＡＮＤゲート
と、前記クロックパルスに従って前記ＡＮＤゲートの出
力データを取込みこの取込んだデータのレベルに応じて
出力データのレベルを反転させる第３段のフリップフロ
ップと、前記クロックパルスに従って２進カウント動作
をする第ｎ段（ｎは４以上の整数、以下同じ）の２進カ
ウンタ用フリップフロップと、前記第２段から第（ｎ−
２）段までのフリップフロップの出力データの論理積で
ある第（ｎ−１）段の論理積データと第（ｎ−１）段の
フリップフロップの出力データとの論理積をとり第ｎ段
の論理積データとして出力する第ｎ段の第１のＡＮＤゲ
ートと、この第ｎ段の論理積データと前記第ｎ段の２進
カウンタ用フリップフロップの出力データとの論理積を
とる第ｎ段の第２のＡＮＤゲートと、前記クロックパル
スに従って前記第ｎ段の第２のＡＮＤゲートの出力デー
タを取込みこの取込んだデータのレベルに応じて出力デ
ータのレベルを反転させる第ｎ段のフリップフロップと
を有することを特徴とする同期カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233683A JP2643470B2 (ja) | 1989-09-07 | 1989-09-07 | 同期カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233683A JP2643470B2 (ja) | 1989-09-07 | 1989-09-07 | 同期カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0396014A true JPH0396014A (ja) | 1991-04-22 |
| JP2643470B2 JP2643470B2 (ja) | 1997-08-20 |
Family
ID=16958904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1233683A Expired - Fee Related JP2643470B2 (ja) | 1989-09-07 | 1989-09-07 | 同期カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643470B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060432A (ja) * | 2006-09-01 | 2008-03-13 | Swcc Showa Device Technology Co Ltd | リッツ線コイル |
| JP2009094022A (ja) * | 2007-10-12 | 2009-04-30 | Mitsubishi Electric Corp | 誘導加熱コイルおよび誘導加熱調理器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425058U (ja) * | 1977-07-21 | 1979-02-19 | ||
| JPS6310914A (ja) * | 1986-07-02 | 1988-01-18 | Matsushita Electric Ind Co Ltd | ｎビツト分周カウンタ |
-
1989
- 1989-09-07 JP JP1233683A patent/JP2643470B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425058U (ja) * | 1977-07-21 | 1979-02-19 | ||
| JPS6310914A (ja) * | 1986-07-02 | 1988-01-18 | Matsushita Electric Ind Co Ltd | ｎビツト分周カウンタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060432A (ja) * | 2006-09-01 | 2008-03-13 | Swcc Showa Device Technology Co Ltd | リッツ線コイル |
| JP2009094022A (ja) * | 2007-10-12 | 2009-04-30 | Mitsubishi Electric Corp | 誘導加熱コイルおよび誘導加熱調理器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643470B2 (ja) | 1997-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |