JPH0396026A - 同期ワード検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 同期ワードとデータワードを含むデータからの同期ワー
ドの検出方式に関し、 同期ワードの検出をハードウェアとソフトウェアの両方
で行うことを可能にする回路構戒にすることにより、同
期ワード検出の高信頼化を図ることを目的とし、 受信データの１フレームを１同期ワードとｎデータワー
ドから構或し、該受信データをクロツクにより直列デー
タから並列データに変換する処理を行う直列一並列変換
回路と、前記直列一並列変換回路の出力を記憶するイン
プソトバソファレジスタと、前記インプットバッファレ
ジスタの記憶データの読みだし制御を行う中央処理装置
を備えた回路において、 前記受信データの変化を検出する受信データ変化検出回
路と、前記受信データの中の同期ワードを検出する同期
ワード検出回路と、前記同期ワード検出回路と受信デー
タ変化検出回路（１２）の両出力のＡＮＤ積出力がある
場合は、該ＡＮＤ積出力にリセソトされて前記受信デー
タに同期した前記クロックを出力し、また前記同期ワー
ド検出回路の出力のない場合は、受信データに同期する
ことをせず前回に同期を行ったままのクロソクを出力す
るボーレートクロソク発生回路と、前記同期ワード検出
回路の出力の立ち下がり時間を検出する立ち下がり検出
回路と、前記ボーレートク口ツタ発生回路の出力をカウ
ントして所定のタイミングにおいて前記インプットバッ
ファレジスタに受信データをラッチさせるラッチパルス
を出力し、かつ前記立ち下がり検出回路の出力によりリ
セソトされる動作をするビットカウンタと、前記同期ワ
ード検出回路とビソトカウンタの両出力から同期ワード
受信ステータスを出力する受信ステータス発生回路とか
らなり、受信データが同期ワードであった場合でも、デ
ータワードと同様に前記インプソトバソファレジスタに
記憶させ、そのデータの中央処理装置からの認識を同期
ワード受信ステータスにより可能なるように構或する。

〔産業上の利用分野〕

本発明は、同期ワードとデータワードを含むデータから
の同期ワードの検出方法に関する。

〔従来の技術〕

第４図は従来の一実施例の回路構或を示す図である。図
中、３１は発振器、３２は受信データ変化検出回路、３
３はボーレートクロック発生回路、３４はＡＮＤ回路、
３５は同期ワード検出回路、３６はビソトカウンタ、３
７は直列一並列変換回路、３８はインプットバッファレ
ジスタ（以下ＩＢＲと称す）、３９は中央処理装置（以
下ＣＰＵと称す）である。

なお第５図と第６図は従来回路でのタイムチャートの例
を示す図あり、第５図は同期ワードとデータワード間の
同期タイムチャート、また第６図は例えばデータワード
とデータワード間の同期のタイムチャートである。

まず第４図と第５図により同期ワードとデータワードの
間の同期について説明する。受信データ（ａ）は、１個
の同期ワードとｎ個のデータワードのデータヮード１、
データワード２・・・データワードｎより構成されたデ
ータである。これらの受信データ（ａ）は、常にボーレ
ートクロソク（ｂｌに制御され直列一並列変換回路３７
で受信されている。

受信データ変化検出回路３２では、この受信データｆａ
ｔを発振器３ｌからの出力と比較して受信データ（ａ）
が゜１゛か゛０゜かの変化検出を行い、データ変化検出
結果（Ｃ）を出力してＡＮＤ回路３４に加える。

また一方、同期ワード検出回路３５において、人力した
受信データ（ａｌから同期ワードが検出された場合には
、例えば１６ビット構成のビット同期許可信号（ｄ）が
前記ＡＮＤ回路３４に出力される。従ってＡＮＤ回路３
４では、前記出力（Ｃ）と出力（ｄ）の論理積を取られ
てリセント信号＋１１４）を出力してボーレートクロソ
ク発生回路３３をリセットし、ボーレートクロソク（ｂ
ｌを直列一並列変換回路３７に対して出力する。

従ってポーレートクロック発生回路３３からのポーレー
トクロック（ｂｌは、受信データ！８）との間で同期が
とれた出力である。なお同期ワード検出回路３５は、受
信データ（ａ）より半周期を遅れた同期ワード検出結果
（ｆ）を出力してビットカウンタ３６をリセソトしてい
る。このためにビソトカウンタ３６からのＩＢＲラッチ
パルス（幻の出力はなく、従って直列一並列変換回路３
７から出力される受信データ（ａｌのなかの同期ワード
はＩＢＲ３８にはラッチされない。

次ぎに第４図と第６図により、例えば同期ワードｌとデ
ータワード２の場合の同期を説明する。

受信データ変化検出回路３２では、受信データ（ａｌを
発振器３ｌからの出力と比較し変化検出を行ってデータ
変化検出結果（Ｃ）を出力するが、受信データ（ａ）に
は同期ワードを含んでいないため、同期ワード検出回路
３５からのビット同期許可信号（ｄｌが出力されず、従
ってＡＮＤ回路３４からのリセソト信号ｔｅｌの出力は
ない。その為にボーレートクロック発生回路３３はリセ
ットされず、従ってボーレートクロック発生回路３３の
ボーレートクロック（ｂｌは、受信データ（ａｌとの間
で同期は取らない。つまりデータワードの受信時には同
期を取らない。なおこの場合、同期ワード検出結果（ｆ
）によりビットカウンタ３６をリセットしないためにＩ
ＢＲラッチパルス（ＯはＩＢＲ３８に対して出力し、直
列一並列変換回路３７からのデータワード１がＩＢＲ３
８にランチされる。

即ち上記したように、同期ワードの受信時は受信データ
（ａ）をＩＢＲ３８にセットする事はない。つまり同期
ワードであると判断された場合は、ＩＢＲ３８に受信デ
ータ（ａ）をセソトするためのＩＢＲラッチパルス（幻
の発生を抑える機能をハードウエアのみで行っており、
このため例えばＣＰＵ３９のＩＢＲ３８への読みだしが
誤動作をした場合に同期ワードの誤検出を行う可能性が
あり、従って同期ワード検出の高信頼化の方法が必要に
なる。

〔発明が解決しようとする課題〕

従って受信したワードが、データワードであるか同期ワ
ードであるかをハードウエアで識別し、データワードの
みをＩＢＲ３８にセットしかつ同期ワードをＩＢＲ３８
にセントしていなかったため、ＩＢＲ３８の内容を読み
だしするＣＰＵ３９のソフトウェアは同期ワードの検出
を行うことができないという問題が生じていた。

本発明は、同期ワードの検出をハードウェアとソフトウ
エアの両方で行うことを可能にする回路構戊にすること
により、同期ワード検出の高信頼化を図ることを目的と
する。

〔課題を解決するための手段〕

本発明では、受信データの１フレームをｌ同期ワードと
ｎデータワードから構成し、該受信データをクロックに
より直列データから並列データに変換する処理を行う直
列一並列変換回路１７と、前記直列一並列変換回路１７
の出力を記憶するインプットバッファレジスタ１８と、
前記インプットバッファレジスタ１８の記憶データの読
みだし制御を行う中央処理装置１９を備えた回路におい
て、前記受信データの変化を検出する受信データ変化検
出回路１２と、前記受信データの中の同期ワードを検出
する同期ワード検出回路１５と、前記同期ワード検出回
路１５と受信データ変化検出回路１２の両出力のＡＮＤ
積出力がある場合は、該ＡＮＤ積出力にリセットされて
前記受信データに同朋した前記クロックを出力し、また
前記同期ワード検出回路１５の出力のない場合は、受信
データに同期することをせず前回に同期を行ったままの
クロックを出力するボーレートクロソク発生回路１３と
、前記同期ワード検出回路１５の出力の立ち下がり時間
を検出する立ち下がり検出回路２０と、前記ボーレート
クロック発生回路１３の出力をカウントして所定のタイ
ミングにおいて前記インプットバッファレジスタ１８に
受信データをラッチさせるラッチパルスを出力し、かつ
前記立ち下がり検出回路２０の出力によりリセントされ
る動作をするビソトカウンタ１６と、前記同期ワード検
出回路１５とビットカウンタ１６の両出力から同期ワー
ド受信ステータスを出力する受信ステータス発生回路２
ｌとからなり、受信データが同期ワードであった場合で
も、データワードと同様に前記インプットバッファレジ
スタ１８に記憶させ、そのデータの中央処理装置からの
認識を同期ワード受信ステータスにより可能なるように
構成するものである。

〔作　用〕

本発明では第１図の回路構成において、同期ワード受信
時でもデータワード受信時と同様に、受信データをビッ
トカウンタ１６からのＩＢＲラッチパターンによりＩＢ
Ｒ１８にセットする回路構或にし、更に該ＩＢＲ１８ヘ
セフトされたデータが同期ワードであるかデータワード
であるかを受信ステータス発生回路２１で判断し、同期
ワードの受信時のみ同期ワードステータス信号を発生さ
せて中央処理装置ｌ９へ送出するようにしている。

従って、中央処理装置１９のソフトウエアは、同期ワー
ドステータス信号により前記ＩＢＲ１Ｂを確認する事で
同期ワードの検定を行う事が可能になり、更に同期ワー
ドステータス信号によってハードウェアとソフトウェア
の同期ワード検出の判定照合が可能となるため、ハード
ウェアとソフトウエアの二重化による同期ワード検出の
高信頼化を可能にしている。

〔実　施　例〕

第１図は本発明の回路構戒を示す図である。図中、ｌｌ
は発振器、１２は受信データ変化検出回路、１３はボー
レートクロック発生回路、ｌ４はＡＮＤ回路、１５は同
期ワード検出回路、１６はビットカウンタ、１７は直列
一並列変換回路、１８はＩＢＲ，１９はＣＰＵであり、
ここまでの回路は第４図〜第６図と同一機能である。ま
た２０と２１は本発明の回路部分であり、２０は立ち下
がり検出回路、２ｌは受信ステータス発生回路である。

なお第２図と第３図は従来回路でのタイムチャートの例
を示す図あり、第２図は同期ワードとデータワードの間
の同期タイムチャート、また第３図はデータワードとデ
ータワードとの間の同期タイムチャートである。

まず第１図と第２図により同期ワードとデータワードと
の間の同期について説明する。受信データ（ａ）は従来
例の通り、１個の同期ワードとｎ個のデータワードであ
るデータワード１、データワード２・・・データワード
ｎにより構或されたデータである．この受信データ（ａ
）は、常にポーレートクロック（Ｃ）に制御されて直列
一並列変換回路１７で受信されている． 受信データ変化検出回路１２では、この受信データ（ａ
ｌを発振器１ｌの出力と比較して受信データ（ａ）が“
ｌ゛　レベルか“０′　レベルかの変化検出を行い、得
られた該データ変化検出結果＋ｄ）をＡＮＤ回路ｌ４に
加える。また一方、同期ワード検出回路１５において人
力した受信データ（ａ）から同期ワードが検出された場
合は、例えば１６ビット横或のビット同期許可信号（Ｑ
）が前記ＡＮＤ回路ｌ４に出力される。

従ってＡＮＤ回路ｌ４では、前記出力（ｄｌと出力（Ｉ
ｌ！）の論理積を取ってリセット信号（ｆ）が出力され
てボーレートクロック発生回路１３をリセットし、ボー
レートクロフク発生回路１３からは受信データ（ａ）に
同期したボーレートクロンク（Ｃ）が出力される。従っ
て受信データ（ａｌとボーレートクロック発生回路１３
のボーレートクロフク（Ｃ）との間の同期がとれる。

また同期ワード検出回路１５からは受信データ（ａ）か
ら半周期を遅延した同期ワード検出結果（川が出力され
る．この同期ワード検出結果（ｇ）は立ち下がり検出回
路２０に人力し、同期ワード検出結果（ｇ）の立ち下が
りタイミングにおいて立ち下がり検出結果（ｈ）を出力
する。なお受信データ（ａ）の立ち下がりのタイミング
にビソトカウンタ１６から出力されるＩＢＲラッチパル
ス（１）が出力され、このＩＢＲラッチパルス（１）が
出力された後のタイミングにおいて立ち下がり検出結果
（ｈｌでリセントされるため、同期ワードはＩＢＲ１Ｂ
ヘラッチされるようになる。

なおＩＢＲラッチパルス（４１の出力時には、受信ステ
ータス発生回路２ｌは同期ワード検出結果（ｇ）をラッ
チして“Ｌｏｗ’から゛旧ｇｈ　’に転ずる同期ワード
受信ステータス山）をＣＰＵ１９に対して出力する。

次ぎに第１図と第３図により、例えば同期ワードｌとデ
ータワード２の間の同期を説明する。

受信データ変化検出回路１２では、この受信データ（ａ
）と発振器１１の出力を比較して受信データ（ａ）の変
化検出を行い、該データ変化検出結果（ｄ）を出力して
ＡＮＤ回路ｌ４に加える。また一方、同期ワード検出回
路１５では、人力した受信データｆａ）に同期ワードが
含まれず同期データのみであるためビソト同期許可信号
（ｅ）の出力はない。このためにＡＮＤ回路ｌ４では、
前記出力（ｄｌと出力（ｅ）の論理積をとったリセット
信号（ｆ）が出力されない。従ってボーレートクロック
発生回路１３をリセットされず、従って受信データ（ａ
）とボーレートクロック発生回路１３のボーレートクロ
ソク（Ｃ）との間の同期をとらない。つまりデータワー
ドの受信時は同期をとらない。なお同期ワード検出回路
１５からの同期ワード検出結果（幻を発振器１１からの
出力とともに立ち下がり検出回路２０に入力して該立ち
下がり検出回路２０をリセットしているが、同期ワード
検出回路１５からの同期ワード検出結果（ｇ）がないた
め立ち下がり検出回路２０からの立ち下がり検出結果（
ｈｌの出力もなく、このためにビントカウンタ１６はセ
ットされずＩＢＲラッチパルス（１）を出力する。従っ
てビットカウンタ１６からはＩＢＲラソチパルス（１）
は■ＢＲ１８に入力し、直列一並列変換回路１７からの
データワードを前記第２図に示したような同期ワードと
データワードの場合と同様にＩＩ３Ｒ１８にラッチする
．なおＩＢＲラッチパルス（１）が出力されるのは同期
ワードが同期ワード検出回路Ｉ５で検出されない場合で
あり、この時は受信ステータス発生回路２ｌから出力さ
れる同期ワード受信ステータス（ｂｌは、“旧ｇｈ　’
から“Ｌｏｗ’に転じ、その出力を停止する。

上記したように本発明では、受信データ（ａ）が同期ワ
ードでも、データワードと同様に中央処理装置ｌ９が読
めるように受信データ（ａｌをＩＢＲ１８にセントし、
さらに同期ワード検出回路１５においてＩＢＲ１Ｂにセ
ットされたデータがデータワードであるのか同期ワード
であるのかを判定し、その結果を判定結果として受信ス
テータス発生回路２１より同期ワード受信ステータス出
力として出力することにより、ＩＢＲ１Ｂにセソトされ
たデータのハード判定結果をＣＰＵｌ９による認識を可
能としている。このようにする事により、ＣＰＵ１９の
ソフトはＩＢＲｌＢを読みとる事で同期ワード検出が可
能となり、ハードの同期ワード検出結果である同期ワー
ド受信ステータスとＣＰＵのソフトウエアでの同期ワー
ド検出結果と照合することが可能となり、同期ワード検
出の二重化を行えるので同期ワード検出の高信頼化がで
きる。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、同期ワ
ード検出をハードウェアとソフトウエアの両方で行える
為、同期ワード検出の高信頼化に貢献することができる
。

【図面の簡単な説明】

第ｌ図は本発明の回路構成を示す図、 第２図は本発明の回路でのタイムチャートの一例を示す
図、 第３図は本発明の回路でのタイムチャートの他の例を示
す図、 第４図は従来の一実施例の回路構成を示す図、第５図は
従来回路でのタイムチャートの一例を示す図、 第６図は従来回路でのタイムチャートの他の例を示す図
、 を示す図、 である。 図において、 １２は受信データ変化検出回路、 １３はボーレートクロック発生回路、 １５は同期ワード検出回路、 １６はビットカウンタ、 １７は直列一並列変換回路、 １８はインプットバッファレジスタ、 ｌ９は中央処理装置、（Ｃ　Ｐ　Ｕ） ２０は立ち下がり検出回路、 ２１は受信ステータス発生回路、 を示す。 （ＩＢＲ） オ４杏ＦＪＦ４　Ａ団ｆトｚ丙グイムチャートのイ亡の
刑をネＴ図１！３ｇ１ ｉＱｌ 同Ｉηワート データ７−Ｆ：１ デ゜−７７ーｌ−″２ テ“一７７−　Ｈ’ｎ 同期７−１−” 不発ｇＲり凹鍔譬．の７イム千ヤートの一例ｅ木ｆ口第 ４ 図 ねシ未回シト？．０７４Ｘ子ヤートハ−σ」を木す囚（
ｅｌ

Claims (1)

【特許請求の範囲】
1. 受信データの１フレームを１同期ワードとｎデータワー
   ドから構成し、該受信データをクロックにより直列デー
   タから並列データに変換する処理を行う直列−並列変換
   回路（１７）と、前記直列−並列変換回路（１７）の出
   力を記憶するインプットバッファレジスタ（１８）と、
   前記インプットバッファレジスタ（１８）の記憶データ
   の読みだし制御を行う中央処理装置（１９）を備えた回
   路において、前記受信データの変化を検出する受信デー
   タ変化検出回路（１２）と、前記受信データの中の同期
   ワードを検出する同期ワード検出回路（１５）と、前記
   同期ワード検出回路（１５）と受信データ変化検出回路
   （１２）の両出力のＡＮＤ積出力がある場合は、該ＡＮ
   Ｄ積出力にリセットされて前記受信データに同期した前
   記クロックを出力し、また前記同期ワード検出回路（１
   ５）の出力のない場合は、受信データに同期することを
   せず前回に同期を行ったままのクロックを出力するボー
   レートクロック発生回路（１３）と、前記同期ワード検
   出回路（１５）の出力の立ち下がり時間を検出する立ち
   下がり検出回路（２０）と、前記ボーレートクロック発
   生回路（１３）の出力をカウントして所定のタイミング
   において前記インプットバッファレジスタ（１８）に受
   信データをラッチさせるラッチパルスを出力し、かつ前
   記立ち下がり検出回路（２０）の出力によりリセットさ
   れる動作をするビットカウンタ（１６）と、前記同期ワ
   ード検出回路（１５）とビットカウンタ（１６）の両出
   力から同期ワード受信ステータスを出力する受信ステー
   タス発生回路（２１）とからなり、受信データが同期ワ
   ードであった場合でも、データワードと同様に前記イン
   プットバッファレジスタ（１８）に記憶させ、そのデー
   タの中央処理装置からの認識を同期ワード受信ステータ
   スにより可能にした事を特徴とする同期ワード検出方式
   。