JPH0396881A - 制御信号の生成方法および生成装置 - Google Patents

制御信号の生成方法および生成装置

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JPH0396881A
JPH0396881A JP2221463A JP22146390A JPH0396881A JP H0396881 A JPH0396881 A JP H0396881A JP 2221463 A JP2221463 A JP 2221463A JP 22146390 A JP22146390 A JP 22146390A JP H0396881 A JPH0396881 A JP H0396881A
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Najmi T Jarwala
ナジミ　ティ．ジャワラ
Paul W Rutkowski
ポール　ダブリュ．ルトコスキー
Chi W Yau
チー　ダブリュ．ヨウ
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American Telephone and Telegraph Co Inc
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  • Control Of Eletrric Generators (AREA)
  • Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、境界走査テスト・アーキテクチャを持つシス
テムのテスト動作を制御するのに有用な、制御信号を生
成する方法および装置に関する。
［従来の技術コ 現在のエレクトロニクス産業における傾向は、基板上に
、ますます増加し続ける表面実装要素を詰め込むことに
よって、回路基板の機能性を高める方向に向かっている
。各基板の増大する機能性は、表面実装要素の高密度の
パッキングによるものであるが、従来技術による基板の
テストをいりそう困難なものにしている。このため、電
気電子技術者協会（ＩＥＥＥ）は、境界走査法として知
られる技術によって回路基板をテストする規格（Ｐ１１
．４９．１）を現在検討している。ＩＥＥ５ ＥのＰ１１４９．１提案は、ヨーロッパおよび北アメ゜
リカのジョイント・テスト・アクション・グループ（Ｊ
ｏｉｎｔ　Ｔｅｓｔ　Ａｃｔｉｏｎ　Ｇｒｏｕｐ，　　
Ｊ　Ｔ　Ａ　Ｇ　）によって採用された境界走査アーキ
テクチャとはとんと同一のもので、このアーキテクチャ
は、参考文献として掲げる次の文書に説明されている：
ＪＴＡＧ境界走査アーキテクチャ、バージョン２，０　
（ＪＴＡＧ　Ｂｏｕｎｄａｒｙ　Ｓｃａｎ　Ａｒｃｈｉ
ｔｅｅｔｕｒｅ　Ｖｅｒｓｉｏｎ　２．０）、１９８８
年３月出版。
ＪＴＡＧおよびＩＥＥＥの境界走査アーキテクチヤの提
案によれば、デバイス内の個々の境界走査セル（すなわ
ち、集積回路）は、直列に連結されて境界走査レジスタ
を構成する。各デバイス内のテスト・アクセス・ポート
（ＴＡＰ）コント口ーラの制御のちとに、外部で生成さ
れたテスト・ベクタＴＤＩの各ビットが、セル内へ逐次
的にシフトされる。その後、各“出力“セル（すなわち
、そのセルの出力が他のセルに送られるセル）のビット
が各“入力”セル（すなわち、そのセルの入力がある出
力セルに結合しているセル）に送られ６ る。各入力セルの人力におけるビットが捕獲される（す
なわち、そのセルに最初にシフトされたビットの代わり
に保持される）。ビットが捕獲された後、そのビットは
すべてのセルからシフト・アウトされ、故障がない場合
に生成されることか期待されるベクタ内のビットと比較
される。ずれがある場合はセル間の不良な接続を示して
いる。
各デバイス内のＴＡＰコントローラは１６状態であり、
コントローラに与えられるテスト・モード選択（ＴＭＳ
）制御信号によって制御される有限状態マシンである。
特定のビット・パターンを持つＴ　Ｍ　Ｓ信号を与える
ことによって、ＴＡＰコントローラは１６個の状態にシ
フトされ、他の動作とともに、テスト・ベクタＴＤＩの
ビットの適用および捕獲を開始することができる。ＴＡ
Ｐコントローラの１６個の状態の大多数は、周期的クロ
ック信号の連続するパルス（クロック・サイクル）間の
期間に対応する固定時間間隔の間に、アクティブになり
、そして維持される。しかし、ＴＡＰコンｌ・ローラの
１６個の状態のうちの数個は、数クロック・サイクルの
間アクティブに維持される。例えば、テスト・データの
移動が行われるとき、ＴＡＰコントローラは数クロック
・サイクルの間シフト状態に維持される。同様に、ＴＡ
Ｐコントローラは数クロック・サイクルの間休止状態に
維持されることも可能である。
現在、ＴＡＰコントローラを１６個の状態にステップも
しくはシフトさせるために必要な、ＴＭＳ信号の特定の
ビット列を生成するための方法が２つ提案されている。
第１の方法は、ランダムアクセスメモリ（ＲＡＭ）を使
って、必要なビット列を格納するという方法である。こ
の方法は、そのセグメントが格納されている対応するＲ
　Ａ　Ｍロケーションを適切にアドレスすることにより
、任意のビット列を出力可能であるので、たいへん柔軟
性に富む。この方法の欠点は、ビット列を格納するため
に必要なＲＡＭが、境界走査回路全体の費用を高くする
ことである。ＴＭＳ信号ビット列を生或する第２の方法
は、有限状態マシンによるものである。そのような有限
状態マシンは小さな回路しか必要としないが、柔軟性も
小さくなる。
有限状態マシンでは、制限された数の所定のビット列し
か生成することができない。
従って、高い柔軟性を持ち、しかも大きな回路を必要と
せずに実行可能な、制御信号ビット列を生成するための
技術が必要とされている。
［発明の概要］ 要約すると、本発明によれば、制御信号の所定のビット
列を供給する技術が与えられる。この技術は、複数ビッ
トの制御マクロあるいは２進ワードをレジスタにロード
することによって開始する。
このレジスタは、その出力が入力にフィードバックされ
るレジスタである。制御マクロがロードされた後、その
定義（　ｉｄｅｎｔｉｔｙ）が確認される。制御マクロ
のビットが、そのマクロの定義に従って、レジスタから
所定の列にシフトされる。各ビットは、シフト・アウト
されると、そのビットは同時にレジスタ内にシフトされ
、制御マクロを構成するビットが必要に応して繰り返し
シフト・アウトされる。
９ ［実施例コ 境界走査アーキテクチャ 本発明の詳細の説明に進む前に、第１図に模式的に図示
されているような、ＩＥＥＥ　　Ｐ１１４９．１境界走
査アごキテクチャを簡単に説明する。
所定のデバイス（図示されていない）上に実現された境
界走査アーキテクチャ全体は、概して参照番号１０によ
って示され、テスト・レジスタ・バンク１２を有する。
このテスト・レジスタ・バンク１２は、複数の独立した
境界走査セルまたは直列に連結されたチェーン状のセル
１６を含む、境界走査レジスタ１４を有する。境界走査
アーキテクチャ１０を含むデバイス（すなわち、集積回
路）が回路基板（図示されていない）上にマウントされ
ると、相異なるデバイスのセル１６は、一般的に、“基
板レベル”境界走査チェーンを形或するように直列に連
結される。
境界走査セル１６の直列チェーンはバス１７に連結され
、バス１７上にはテスト・ベクタＴＤＩがセルを通して
シフトするために配置されている。
１０ 境界走査テスト中には、ＴＤＩベクタのビットは最初に
セル１６を通してシフトされ、別々のビットが各セルに
残る。各セル１６に残ったビットは、そのセルまたはそ
のセルに接続されているセルの入力に与えられる。各セ
ル１６に与えられたビットは次に捕獲（保持）される。
捕獲ステップの後、ビットはセル１６からシフト・アウ
トされてテスト・データ出力（ＴＤＯ）ベクタを生成し
、このベクタは期待される応答ベクタのビットと比較さ
れて、セル間の接続が不良でないかどうか確認される。
境界走査レジスタ１４に加えて、テスト・レジスタ・バ
ンク１２はバイパス・レジスタ１８を有する。バイパス
・レジスタ１８は、適当な時間間隔中、境界走査レジス
タ１４から離れてＴＤＩベクタをバイパスすなわち迂回
させるために使用される。さらに、テスト・レジスタ・
ハンク１２はオプションとしてデバイス識別レジスタ２
０およびユーザの選択された情報を格納するためのユザ
・テスト・レジスタ２２を含むことがある。レ１１ ジスタ２０および２２のオプションとしての性質のため
に、それらは破線で図示されている。
レジスタ１４、１８、２０および２２の出力は第１のマ
ルチプレクサ２４に入力される。このマルチプレクサ２
４はレジスタと結合されており、従って、テス１・・レ
ジスタ・バンク１２の一部であるように図示されている
。マルチプレクサ２４の出力はマルチプレクサ２６の第
１の人力に供給され、マルチプレクサ２６の出力は、（
ＴＤＯ）ベクタ信号を生或するために、出力バッファ２
８によってバッファリングされる。
マルチプレクサ２６は、命令レジスタ３０に連結された
第２の人力を持つ。命令レジスタ３０は、ＴＤＩ信号を
レジスタ１４および１８〜２２へ運ぶバス１７上に存在
している情報（ステータスあるいは命令）をロードされ
る。境界走査回路１０の動作は、レジスタ３０に走査さ
れる命令によって制御される。レジスタ３０の内容は、
デコーダ３２によってデコードされると、レジスタ１４
および１８〜２２を制御するために使用される。レ１２ ジスタ３０にステータス情報がロードされると、レジス
タの内容はマルチプレクサ２６に送られる。
境界走査システム１０の全体の制御は、テスト・アクセ
ス・ポート（ＴＡＰ）コントローラ３４によって完了さ
れる。ＴＡＰコントローラ３４は、１６状態の、有限状
態マシンであり、その構造および動作は、参考文献とし
てここに取り入れる、ＪＴＡＧ境界走査仕様書（バージ
ョン２．０）（ＪＴＡＧ　Ｂｏｕｎｄａｒｙ　Ｓｃａｎ
　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　（Ｖｅｒｓｉｏｎ　２
．０））に詳細に説明されている。ＴＡＰコン１・ロー
ラ３４は、マルチビット・テスト・モード選択（ＴＭＳ
）信号に応答し、この信号のビット列はコントローラの
動作の特定の状態を設定する。ＴＡＰコン１・ローラ３
４のクロック同期は、クロック信号（　Ｔ　Ｃ　Ｋ　）
に従って決定される。オプションのテス１・・リセッ１
・信号（ＴＲ　Ｓ　Ｔ）が、非同期的にコントローラを
リセット状熊に強制するために、ＴＡＰコントローラ３
４に与えられることがある。
ＴＡＰコントローラ３４の１６個の状悪のほとんどが、
クロック信号Ｔ　Ｃ　Ｋの一対の連絖するパ１３ ルス間の時間間隔に対応する単一のクロック・サイクル
中に、アクティブになり、そして維持される。しかし、
ＴＡＰコントローラ３４の数個の状態は、単一のクロッ
ク・サイクルよりも長い間アクティブである。例えば、
新たなＴＤＩベクタがバス１７への入力のために準備さ
れなければならない場合のように、単一のクロソク・サ
イクルよりも長い間テスト・アクティビティを一時的に
中断することがしばしば必要となる。さらに、テスト・
レジスタ・バンク１２および命令レジスタ３０へのデー
タおよび命令のシフトは、通常数クロック・サイクルに
わたって実行される。また、ある構成要素（図示されて
いない）が、内部的な組み込み自己テスｌ−（ＢＩＳＴ
）能力を持っている場合、その構成要素かその組み込み
自己テスト動作を実行する数クロソク・サイクルの間に
、一時的にアイドル状態を入れることが望ましい。
実際に、テスト・ベクタＴＤＩのビットか外部ソースか
らバス１７へ送られる速度は、バス上のビットがセル１
６を通してンフトされる速度より１４ も遅れることがある。そのため、ＴＡＰコントローラ３
４の各遷移列は、安定な待ち状態から開始され、終了さ
れることが望ましい。ＴＡＰコントローラ３４が待ち状
態にとどまるクロック・サイクル数は重要ではない。し
かし、連続する待ち状態間のクロック・サイクル数は、
待ち状態間に起こるテスト・アクティビティ　（すなわ
ち、データ転送）が正確に定義されるために、正確に制
御されなければならない。ＪＴＡＧおよびＩＥＥＥの境
界走査法の提案によれば、データ転送が行われるのはＴ
ＡＰコントローラ３４のシフト状態のときのみでなけれ
ばならない。そして、このシフト状態は、通常２つの連
続する待ち状態の間に挟まれていなければならない。
ＴＭＳ生或装置 本発明に従って、境界走査システム１０の信頼性の高い
動作を実現するためには、ＴＡＰコントローラ３４に送
られるＴＭＳビット列は、状態遷移命令（ＳＴＩ）、デ
ータ転送命令（ＤＴＩ）、もしくはデータ転送・サンプ
リング命令（ＤＳＴ１５ ■）のいずれかの形をとらなければならないことが望ま
しい。ＳＴＩは、ＴＡＰコントローラ３４がある安定な
待ち状態から他の安定な待ち状態ヘシフトするために経
験しなければならない状態遷移（１６個まで）の列を指
定する。ＤＴＩは、ＴＡＰコントローラ３４が待ち状態
からシフト状態へシフｌ・するために経験しなければな
らない状態遷移の列を指定し、この間に、データまたは
命令ビットはテスト・レジスタ・バンク１２または命令
レジスタ３０へ転送される。続いて、シフト状態から、
ＴＡＰコントローラ３４は待ち状態にシフトしなければ
ならない。
ＤＳＴＩは、ＪＴＡＧおよびＩＥＥＥ境界走査テスト技
術のもとに備えられているような、セル］６内のデータ
のサンプリングに必要な遷移数を指定する。データをサ
ンプリングするためには、第１に、ＴＡＰコントローラ
３４が、待ち状態から、セル１６内のビッ１・が捕獲（
すなわち、保持）されている間の状態にシフｌ・するこ
とか必要である。この捕獲状態から、ＴＡＰコン１・ロ
ーラ３４１６ はシフト状態にシフトしなければならない。このシフト
状態の間に、捕獲されたビットはシフト・アウトされ、
その後に、ＴＡＰコントローラ３４は、他の安定な待ち
状態にシフトしなければならない。
第２図には、本発明に従って、第１図のＴＡＰコントロ
ーラ３４に送られるＴＭＳ信号を生成するための回路３
６の模式図が示されている。生成回路３６は、制御マク
ロまたは制御ワードを、ＳＴＩＳＤＴＩまたはＤＳＴ　
Ｉの形で格納するためのＴＭＳマクロ・レジスタ３８を
有している。これらの制御マクロまたは制御ワードは、
１組のデータ線４０を介して外部ソースからレジスタに
ロードされる。実際、レジスタ３８は、１６ビット循環
シフト・レジスタからなり、このレジスタは、各ビット
がシフト・アウトされると、戻ってシフト・インされる
ように、シフト出力をシフト入力に戻して連結している
。一般的に、ＴＡＰコントローラ３４の１６個の独立な
状態遷移を指定するＳＴＩ，ＤＴＩまたはＤＳＴＩを支
給するために、１７ レジスタは１６ビット幅に選択される。ＳＴＩ，ＤＴＩ
またはＤＳＴ　Ｉが１６個未満の状態遷移を指定する場
合には、ＳＴＩ、ＤＴＩまたはＤＳＴＩが１６ビットの
長さになるように、実際の列に先行または後続して、適
当な数の０または１がつけ加えられなければならない。
レジスタ３８は、設定されたレベルの信号がレジスタの
シフト制御入力において有効にされている間、周期的な
クロック信号ＣＬＫの各パルスごとに、ＳＴＩＳＤＴＩ
またはＤＳＴＩマクロの各ビットを順にシフト・アウト
する。
生成回路３６はまたＴＭＳマクロ・コンｌ・ローラ４２
を有する。このＴＭＳマクロ・コントローラ４２は、レ
ジスタ３８のシフト制御人力において有効にされる信号
（Ｐ２）を供給し、且つ第１図のＴＡＰコントローラ３
４にＴ　Ｃ　Ｋクロック信号を供給するためのものであ
る。実際、ＴＭＳマクロ・コントローラ４２は、組合せ
論理アレイ４４および一連のフリップフロップ４６ａ，
４６ｂ，・・・・・　４６ｎにて形戊された有限状態マ
シンか１８ らなる（ただし、ｎは整数）。組合せ論理アレイ４４は
、論理ゲート（ＡＮＤ，　　ＯＲ，反転など）の組合せ
からなり、これらの論理ゲートは、後で説明されるよう
に、一組の入力信号ＳＰ，ＩＴおよびＣＴと、第１図の
境界走査回路１０に必要とされるＴ　Ｃ　Ｋ信号として
使用されるクロック信号ＣＬＫとからなる。アレイ４４
は一連の中間出力信号ＳＬ，Ｓ２，　　・・・・・・，
Ｓ　を生成し、これらｎ はそれぞれフリップフロツプ４６ａ，４６ｂ，・・・・
，４６ｎの個々のＤ入力に供給される。各フリップフロ
ップの出力信号はアレイにフィードバックされる。入力
信号ＳＰ　　ＩＴ　　ＣＴおよびＣＬＫと、各フリップ
フロップ４６ａ，４６ｂ，　　・・・・・，４６ｎから
受信される出力信号に応答して、アレイは一組の３つの
信号Ｐ１，Ｐ２およびＰ３を生成する。
Ｐ】信号はクロック信号ＣＬＫに同期してアクティブ化
され、カウンタ４８をデクリメントするために使用され
る。カウンタ４８には、ＴＡＰコントローラ３４かシフ
ト状態にとどまるべき（ビ１９ ットが第１図のセル１６にシフト・インされ、あるいは
セル１６からシフト・アウトされる間の）クロック・サ
イクル数を表現する値がロードされる。信号Ｐ２はシフ
ト制御信号、すなわち、レジスタ３８によってシフトさ
れるビットを制御するためにレジスタ３８のシフト人力
に与えられる信号として使用される。信号Ｐ３は、第１
図の境界走査回路１０によって受信されるＴＣＫ信号を
ゲートするために使用される。この点に関して説明すれ
ば、信号Ｐ３は論理ゲート５０の１つの入力に与えられ
る。論理ゲート５０は、一般的には、ＡＮＤゲートまた
はマルチプレクサであり、その残りの入力にはＣＬＫ信
号が供給される。Ｐ３信号がアクティブ化されていると
き、ＣＬＫ信号はゲート５０を通ってそこからＴＣＫ信
号として出力され、第１図の境界走査回路１０によって
受信される。
信号ＰＰ　　およびＰ３と、入力信号ｓｐ，１′２ ＩＴおよびＣＴ，ならびにクロック信号ＣＬＫの間の関
係を理解するためには、信号ＳＰ，ＣＴお２０ よびＩＴの性質を理解する必要がある。信号ＳＰはサン
プル信号と呼ばれる。その理由は、この信号がアクティ
ブ化されると、第２図のＴＭＳマクロ・コントローラ４
２が、レジスタ３８内のＤＳＴＩマクロの実行中にデー
タのサンプリングを行うからである。以下に説明される
ように、データ・サンプリングは、まず、ＴＡＰコント
ローラ３４を捕獲状態にシフトするために、ＤＳＴ　Ｉ
マクロの所定の数（一般的には、７個）のビットをシフ
ト・アウトすることによって開始される。このときＴＣ
Ｋ信号は、信号Ｐ３を非アクティブ化することによって
抑止される。ＳＰ信号がアクティブ化されると、Ｐ３信
号がアクティブ化され、このとき第１図の境界走査回路
へのＴ　Ｃ　Ｋ信号の送信が再開されて、第１図のセル
１６内の補獲されたビットかサンプリングされる。
ＣＴ信号はカウンタ４８から導出され、Ｃ　Ｌ　Ｋ信号
と同期してデクリメントされるそのカウントを反映して
いる。以下で再び述べられるように、カウンタ４８のカ
ウントは、ＴＡＰコントローラ２１ ３４がシフト状態にとどまるクロック・サイクル数を表
現する。従って、ＣＴ信号は、ＴＡＰコントローラ３４
がシフト状態に保持されるためにはどのくらい長く信号
Ｐ２が無効にされるべきかをＴＭＳマクロ・コントロー
ラ４２に知らせる。
入力信号ＩＴ（一般的には２ビット幅）は、レジスタ３
８にロードされるＴＭＳマクロの型、すなわち、マクロ
が上記のＳＴＩ，ＤＴＩ，ＤＳＴ■のうちのどれである
かを示す。個々のＴＭＳマクロの型を知ることは、ＴＭ
Ｓマクロ・コント口ーラ４２がＰ２信号を生成するとき
に役に立つ。
Ｐ２信号は、前記のように、Ｐ　およびＰ３信号１ とともに、レジスタ３８に対するシフト制御信号として
作用する。ＴＭＳマクロがＳＴＩである場合、ＩＴ信号
が２進“００“または“０１”であることによって反映
されるが、レジスタ３８に与えられるＰ２信号は、１６
個の連続するクロック・サイクルの間、有効にされなけ
ればならない。
これによってＴＭＳマクロの１６個のビットが順に第１
図のＴＡＰコン１・ローラ３４にシフトされ、２２ ＴＡＰコントローラ３４に１６個の状！！遷移を行わせ
る。
ＴＭＳマクロがＤＴＩである場合、ＩＴ信号が２進“１
０”であることによって反映されるが、レジスタ３８に
与えられるＰ２信号は、まず、般的には９クロック・サ
イクルの間、有効にされなければならない。このように
して、レジスタ内のＴＭＳマクロの最初の９ビットがシ
フト・アウトされ、第１図のＴＡＰコントローラ３４を
待ち状態からシフト状態にする。このシフト状態の間に
データまたは命令が転送される。Ｐ２信号は続いて、カ
ウンタ４８内のカウントによって設定される必要なクロ
ック・サイクル数の間だけ無効にされ、データまたは命
令の転送を完了するためにＴＡＰコントローラ３４をシ
フト状態に保持する。
データまたは命令がすべてシフトされた後、Ｐ２信号は
別の７クロック・サイクルの間有効にされ、ＴＭＳマク
ロの残りの７ビットのシフト・アウトを可能にし、ＴＡ
Ｐコントローラ３４を他の待ち状熊に移す。
２３ ＴＭＳマクロかＤＳＴＩである場合、ＩＴ信号が２進“
１１”であることによって反映されるが、まずＰ２信号
を一般的に８クロック・サイクルの期間有効にして、最
初の８個のＴＭＳマクロ・ビットを順にシフト・アウト
し、ＴＡＰコントローラ３４を捕獲状態に移すことが必
要である。このとき、信号Ｐ３は非アクティブ化され、
ＴＡＰコントローラに供給されるＴ　Ｃ　Ｋ信号を一時
的に抑止し、ＴＡＰコントローラを捕獲状態に保持する
。
ＳＰ信号がアクティブ化されると、Ｐ３信号か再びアク
ティブ化され、このとき第１図のセル１６内のビットが
捕獲される。その後、ＴＡＰコン｝・ローラ３４はシフ
ト状態に移り、その間に、セル１６内のビットはシフト
・アウトされる。シフト状態の間に、信号Ｐ２はカウン
タ４８のカウン１・に従って非アクティブ化される。ビ
ッ１・かセル１６からシフト・アウ１・されると、信号
Ｐ２はさらに数クロック・サイクル（一般的には７クロ
ック・サイクル）の間アクティブ化され、レジスタ３８
からＴＭＳマクロの残りのビットをシフト・ア２４ ウトし、ＴＡＰコントローラを待ち状態にシフトする。
以上で入力信号ＣＴ，ＩＴおよびＳＰと出力信号ＰＰ　
　および、Ｐ３の間の関係を詳細に説明１′２ したので、公知の技術を使用して、回路４２を適切に形
成し、必要な関係を設定することは容易にできる。有限
状態マシンの設計についてのさらに詳しい説明は、Ｃ．
　Ｈ．　　ロス（Ｃ．　Ｈ．　Ｒｏｔｈ）著“論理設計
の基礎（Ｆｕｎｄａｍｅｎｔａｌｓ　ｏｒＬｏｇｉｃ　
Ｄｅｓｉｇｎ）”を参照することで得られる。
以上では、制御信号を生成する技術について説明した。
この技術では、制御マクロをレジスタ（３８）にロード
し、そのマクロの型に従ってそのマクロの一部を、各ビ
ットがシフト・アウトされるとレジスタに戻ってシフト
・インされるようにシフト・アウトすることによって、
制８信号を生或する。この方法には非常に高い柔軟性が
ある。
それは、レジスタ内のマクロが、各ビットがシフｌ・・
アウトされると戻ってシフト・インされるという事実の
ために、反復してシフト・アウトされ２５ ることかできるからである。さらに、この方法は、付加
的なメモリ回路を必要とせずに実現できる。
上記の実施例は、本発明の原理を単に例示したものにす
ぎないということを理解すべきである。
この実施例に対してさまざまな改良や変更が当業者には
可能であり、こうした改良や変更は、本発明の原理を実
現し、本発明の技術思想および技術的範囲に包含される
。
なお、特許請求の範囲に記載された参照番号は、発明の
容易なる理解のためで、その範囲を制限するよう解釈さ
れるべきではない。
【図面の簡単な説明】
第１図は、その動作にＴＭＳ制御信号を必要とする境界
走査アーキテクチャのブロック模式図、第２図は、本発
明による、第１図の境界走査アーキテクチャに対してＴ
ＭＳ制御信号を生成するための回路のブロック模式図で
ある。 ２６

Claims (12)

    【特許請求の範囲】
  1. （１）制御信号の所定のビット列を生成する方法におい
    て、 シフト出力がシフト入力に結合されたレジスタ（３８）
    にマルチビット制御マクロをロードするステップと、 前記レジスタにロードされたマクロの型を確認するステ
    ップと、 マクロの定義（ｉｄｅｎｔｉｔｙ）に従って設定された
    順に制御マクロのビットをシフト・アウトするステップ
    と、 シフト・アウトするステップと同時に、シフト・アウト
    された各ビットを前記レジスタに戻してシフト・インす
    るステップ を有することを特徴とする制御信号の生成方法。
  2. （２）前記制御マクロのビットが、所定の周波数でシフ
    ト・アウトされることを特徴とする請求項１記載の方法
    。
  3. （３）前記ビットがすべてシフト・アウトされるまで、
    前記ビットが割込みなしに連続的に順次シフト・アウト
    されることを特徴とする請求項２記載の方法。
  4. （４）前記制御マクロのビットがグループをなして順に
    シフト・アウトされ、あるグループと他のグループのビ
    ットのシフトの間に遅れが生じることを特徴とする請求
    項２記載の方法。
  5. （５）前記制御マクロの定義（ｉｄｅｎｔｉｔｙ）が、
    マルチビット入力信号をデコードすることによって確認
    され、このマルチビット入力信号は、前記レジスタにロ
    ードされたマクロの型に従って状態が変化することを特
    徴とする請求項１記載の方法。
  6. （６）境界走査システムを持つシステムのテスト動作を
    制御するためのマルチビット・テスト制御信号を生成す
    る技術において、 マルチビット・レジスタ（３８）に、３つの可能な制御
    マクロのうちの独立した１つをロードし、各マクロは３
    つの型の動作のうちの独立した１つを開始するステップ
    と、 マクロの型を示す入力信号をデコードし、前記レジスタ
    にロードされたマクロの型を確認するステップと、 所定の周波数で、マクロの型に従って前記マクロ・ビッ
    トの少なくとも一部分を順にシフト・アウトするステッ
    プと、 シフト・アウトするステップと同時に、順にシフト・ア
    ウトされた各ビットを前記レジスタに戻してシフト・イ
    ンするステップを有することを特徴とする制御信号の生
    成方法。
  7. （７）第１の型のマクロが前記レジスタにロードされた
    場合、そのマクロの全ビットが割込みなしに順にシフト
    ・アウトされることを特徴とする請求項６記載の方法。
  8. （８）第２および第３の型のマクロがそれぞれ前記レジ
    スタにロードされた場合、それぞれのマクロの全ビット
    より少ないビットのグループが割込みなしにシフト・ア
    ウトされることを特徴とする請求項６記載の方法。
  9. （９）制御信号の所定のビット列を生成する装置におい
    て、 マルチビット制御マクロを格納し、その出力がその入力
    に結合されているレジスタ（３８）と、前記レジスタに
    ロードされたマクロの定義（ｉｄｅｎｔｉｔｙ）に応じ
    て、格納された制御マクロのビットが所定の順にシフト
    ・アウトされるように前記レジスタを制御するマクロ・
    コントローラ（４２）とを有することを特徴とする制御
    信号の生成装置。
  10. （１０）前記レジスタからのビットのシフト・アウト間
    に所定の時間間隔が経過した場合に、前記マクロ・コン
    トローラに信号を送るカウンタ（４８）をさらに有する
    ことを特徴とする請求項９記載の装置。
  11. （１１）前記マクロ・コントローラが、 前記レジスタにロードされた前記制御マクロの定義（ｉ
    ｄｅｎｔｉｔｙ）を指定する入力信号の状態に従って、
    前記レジスタを制御するための少なくとも１つの信号を
    生成するために形成された論理回路（４４）を有するこ
    とを特徴とする請求項９記載の装置。
  12. （１２）前記論理回路（４４）が、クロック信号をゲー
    トする第２の信号を同様に生成することを特徴とする請
    求項１１記載の装置。
JP2221463A 1989-08-28 1990-08-24 制御信号の生成方法および生成装置 Pending JPH0396881A (ja)

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