JPH0397307A - 利得可変増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は利得可変増幅器に関し、特に増幅器の多段直接
結合が可能な利得可変増幅器に関するものである。

〔従来の技術〕

従来、この種の利得可変増幅器としては第２図に示され
るものがある。

この増幅器における利得制御は次のように行われる。端
子Ｖ　ｉ　ｎ，　Ｖ　１ｎには相互に逆極性の入力信号
電圧が与えられる。電界効果トランジスタ（ＦＥＴ）１
．２にはＦＥＴ３を電流源として電流Ｉｌ，Ｉ２が流れ
ている。この電流源の電流容量はＩ　　＋１　　−２Ｉ
Ｏである。また、各電流の信１２ 号成分をΔＩ　とすると、電流Ｉ　はｌ。＋ｓ　　　　
　　　　　　　　　　　　　１Δｌ　，と表され、差動
トランジスタ対を構成すＳ るＦＥＴ４，５に分流する。電流■２は■。

Δ工　と表され、差動トランジスタ対を構成するＳ ＦＥＴ６，７に分流する。この分流比Ｋは制御電圧Ｖ　
　　，Ｖ　　　により決定され、ＦＥＴ４にはａｇｅ　
　　ｒｅｆ Ｋｌ　　，ＦＥＴ７にはＫＩ２の電流が流れる。そー して、分流された各電流が負荷抵抗８，９に流れること
により、出力端子ｖ　　，■　　には入力ｏｕｔ　　　
　　　ｏｕｔ された信号が増幅されて出力される。

この際、抵抗１０により、ＦＥＴ５．６に流れる電流は
電圧に変換され、この電圧はＦＥＴ１１を介して負荷抵
抗８，９に伝えられる。このため、出力電圧ｖ　　，■
　　の直流レベルは低減されｏｕｔ　　　　　　ｏｕｔ る。

〔発明が解決しようとする課題〕

ここで、負荷抵抗８．９の各抵抗値をＲ，ＦＥＴ１１の
ゲート●ソース間の電圧をｖｇｓとすると、出力電圧ｖ
　　，■　　は次式に示される。

ｏｕｔ　　　　　　ｏｕｔ Ｖ　　　−Ｖ　　−Ｒ（Ｉｏ＋ＫΔＩ，）−Ｖｇｓｏｕ
ｔ　　　ＤＤ Ｖ　　　−Ｖ　　−Ｒ（ＩＯ−ＫＡＩ８）−ＶｇＳｏｕ
ｔ　　　　　ＤＤ これら式から理解されるように、上記従来の増幅器によ
る出力電圧は、ＥＦＴ１１のゲート・ソ−ス間電圧Ｖ　
の変動の影響を受けているため、ｇｓ そのレベル変動が大きいという課題が有った。

このため、出力レベルの変動を抑止した利得可変増幅器
として、利得加算型のＡＧＣ増幅器がある。このＡＧＣ
増幅器は、相互コンダクタンスｇ　の大きいＦＥＴとｇ
　の小さいＦＥＴとを並ＩＩＩ１ 列に接続し、各信号或分の電圧を変化させることにより
、得られる利得を変化させるものである。

しかし、このＡＧＣ増幅器にあっては、出力レベル変動
が小さくなっても利得可変幅が狭くなるという別の課題
が生じる。

本発明はこのような課題に鑑みて為されたものであり、
出力電圧のレベル変動が小さく、利得可変幅の広い利得
可変増幅器を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、入力電圧が与えられる第１のトランジスタ対
と、この入力電圧の反転電圧が与えられる第２のトラン
ジスタ対と、第１のトランジスタ対を構成する一方のト
ランジスタに接続された第１の負荷抵抗と、第２のトラ
ンジスタ対を構成する一方のトランジスタに接続された
第２の負荷抵抗と、第１のトランジスタ対を構成する他
方のトランジスタに対になって接続され一方のトランジ
スタは第１の負荷抵抗に接続され他方のトランジスタは
第２の負荷抵抗に接続された第３のトランジスタ対と、
第２のトランジスタ対を構成する他方のトランジスタに
対になって接続され一方のトランジスタは第２の負荷抵
抗に接続され他方のトランジスタは第１の負荷抵抗に接
続された第４のトランジスタ対を備えて構成されたもの
である。

〔作用〕

入力された信号電圧およびその反転電圧は、第１のトラ
ンジスタ対および第２のトランジスタ対によって相互に
位相の異なる信号電流および反転電流に変換される。第
１のトランジスタ対で生じた一方の信号電流および第２
のトランジスタ対で生じた一方の反転電流は、第３のト
ランジスタ対および第４のトランジスタ対によってそれ
ぞれ分流する。第３のトランジスタ対によって分流した
入力信号と同相の信号成分と、第４のトランジスタ対に
よって分流した入力信号と逆相の信号威分とは相互に電
流加算される。この電流加算によって得られる信号成分
は、第３および第４の各トランジスタ対における電流の
分流比を変化させることにより、種々の値が得られる。

そして、これら信号成分は、第１および第２の各トラン
ジスタ対において生じた他方の信号電流および他方の反
転電流にさらに加算され、第１の負荷抵抗および第２の
負荷抵抗により電圧信号に変換されて出力される。

〔実施例〕

第１図は本発明の一実施例の構成を示す回路図である。

ＦＥＴ２１，２２は第１のトランジスタ対を構成し、こ
れら各ゲートには同一の入力電圧ｖ１ｎが与えられる。

ＦＥＴ２３，２４は第２のトランジスタ対を構成し、こ
れら各ゲートには入力電圧Ｖ　の反転電圧ｖ１ｎが与え
られる。第１のトランｉｎ ジスタ対を構成する一方のＦＥＴ２１には、ＦＥＴ２５
およびＦＥＴ２６が直列に接続されている。

ＦＥＴ２６にはさらに第１の負荷抵抗２７が直列に接続
されている。また、第２のトランジスタ対を構或する一
方のＦＥＴ２４には、ＦＥＴ２８およびＦＥＴ２９が直
列に接続されている。ＦＥＴ２９にはさらに第２の負荷
抵抗３０が直列に接続されている。各負荷抵抗２７．３
０は正の電源電圧ｖＤＤに吊り上げられている。

なお、ＦＥＴ２６，２９の各ゲートにはカスケード接続
するための電圧Ｖ　　が与えられ、ＦＥｃａｓ　ｌ Ｔ２５．２８の各ゲートにはカスケード接続するための
電圧Ｖ　　が与えられる。

ｃａｓ２ ＦＥＴ３１．３２は、第１のトランジスタ対を構成する
他方のＦＥ７２２に対になって接続されており、第３の
トランジスタ対を構成している。

この第３のトランジスタ対を構成する一方のＦＥＴ３１
はＦＥＴ２６を介して第１の負荷抵抗２７に接続され、
他方のＦＥＴ３２はＦＥＴ２９を介して第２の負荷抵抗
３０に接続されている。また、ＦＥＴ３３．３４は第２
のトランジスタ対を構成？る他方のＦＥＴ２Ｂに対にな
って接続されており、第４のトランジスタ対を構成して
いる。この第４のトランジスタ対を構成する一方のＰＥ
Ｔ３４はＦＥＴ２９を介して第２の負荷抵抗３０１；接
続され、他方のＦＥＴ３３はＦＥＴ２６を介して第１の
負荷抵抗２７に接続されている。また、ＦＥＴ３１，３
４の各ゲートおよびＦＥＴ３２，３３の各ゲートには、
増幅器の利得を制御するための制御電圧Ｖ　　および参
照電圧Ｖ　　が与えａｇＣｒｅ４ られる。

ＦＥＴ２１〜２４の各ソースにはＦＥＴ３５が接続され
ている。ＦＥＴ３　５はそのゲート・ソース間が短絡さ
れ、そのソースが負の電源電圧ｖｓｓに接続されており
、各回路素子の電流源として機能する。なお、上記の電
圧■　および電圧Ｖ８８はＤＤ それぞれ正電源および負電源が与えれているが、いずれ
か一方を接地しても良い。

このような構成において、ＦＥＴ２１，２２には入力信
号電圧ｖ１ｎが与えられる。ＦＥＴ２１に与えられた信
号電圧Ｖ　は信号電流Ｉ８■に変換さｉｎ れてＦＥＴ２５に伝えられる。ＦＥＴ２２に与えられた
信号電圧Ｖ　は信号電流Ｉ　　に変換され、ｉｎ　　　
　　　　ＳＩＦ ＦＥＴ３１および３２によって分流する。分流比Ｋは制
御電圧Ｖ　　および参照電圧■　　の値にａｇｅ　　　
　　　　　　ｒｅｆ よって０〜１に可変される（０≦Ｋ≦１）。この利得制
御により、ＦＥＴ３１にはＫｌ　　　，ＦＥＳＩＦ Ｔ３２には（１−Ｋ）Ｉ　　　の分流電流が流れる。

ＳＩＦ これら各分流電流は入力信号と同相に変化する。

？方、ＦＥＴ２３，２４には入力信号電圧ｖ１ｎの反転
電圧ｖ，ｎが与えられ、ＦＥＴ２４に与えられた反転電
圧Ｖ　は反転電流■８■に変換されてＦｉｎ ＥＴ２８に伝えられる。ＦＥＴ２３に与えられた反転電
圧Ｖ　は反転電流Ｉ　　に変換され、ＦＥｉｎ　　　　
　　　Ｓ２Ｆ Ｔ３３および３４によって分流する。そして、利？制御
により、ＦＥＴ３４にはＫｌ　　　，ＦＥＴ８２Ｆ ３３には（１−Ｋ）Ｉ　　　の分流電流が流れる。

８２Ｆ これら各分流電流は入力信号と逆相に変化する。

以上のことから、ＦＥＴ２６およびＦＥＴ２９には次式
に示される加算電流■　　および■８■０ＳＩＯ が流れる。

１　　　−１　　＋ＫＩ　　　−　（１−Ｋ）　　ＩＳ
２Ｆ８１０　　　　　３１　　　　　　ＳＩＦＩ　　　
−１　　＋ＫＩ　　　−　（１−Ｋ）　　Ｉｓ１ｐ８２
０　　　　　８２　　　　　　Ｓ２Ｆここで、ＦＥＴ２
１．２２およびＦＥＴ２３．２４の各ゲート幅比を等し
く形或すると、次式が戊立する。

１−１−１　　目Ｉ ＳＩ　　　　ＳＩＦ　　　　　８２　　　　８２Ｆこの
関係を各加算電流Ｉ　　およびＩ　　の式８１０　　　
　　８２０ に代入すると、次式が得られる。

１　　　−１　　　−２ＫＩｓ１−２ＫＩｓ２ＳｌＯ　
　　　　Ｓ２０ ここで、制御電圧Ｖ　　を可変することによりａｇＣ 分流比Ｋは変化するため、電流Ｉ　　およびＳｌＯ ■　　はこの分流比Ｋを制御することにより、所９２０ 望の電流値に設定することが出来る。従って、各加算電
流！　　および【　　が負荷抵抗２７およ８１０　　　
　　　　　　　８２ロ び３０に流れることによって出力される電圧Ｖ　　　，
Ｖ　　　の値は、電流ＩＩ　　の２倍のｏｕｔ　　　ｏ
ｕｔ　　　　　　　　Ｓｔ’　　８２範囲に亘って変化
させることが可能になる。この結果、増幅器の利得可変
幅は広くなる。また、出力電圧ｖ　　，■　　は、従来
のように出力レベｏｕｔ　　　　　　ｏｕｔ ル調整用ＦＥＴの特性に依存していないため、その電圧
変動はほとんど無くなる。

また、上記の説明ではＦＥＴ２１〜２４の各ゲート幅を
等しいものとして説明したが、必ずしも等しくする必要
はない。つまり、各ゲート幅の比率を異ならせることに
より、出力電圧Ｖ。ｕｔ　’■　　を種々の値に設定す
ることが出来、利得可Ｏｕｔ 変幅は広がる。例えば、ＦＥＴ２２のゲート幅をＦＥＴ
２１のゲート幅に対して大きくすると、入力信号に同相
の電流Ｉ　　は逆相の電流■　　よＳＩＰ　　　　　　
　　Ｓ２Ｆ りも大きくなる。このため、電流ＫＩ　　　と電流８２
Ｆ （１−Ｋ）Ｉ　　　とが加算されて得られる電流ＳｌＦ Ｉ　　は、同相の成分が増えて出力される。このＳ２０ 結果、抵抗３０による電圧降下によって得られる出力電
圧Ｖ　　は、入力信号に対して逆相に変化Ｏｕｔ するようになる。

ここで、出力電圧Ｖ　　が同相から逆相に変化Ｏｕｔ するには必ずＯになるため、各ゲート幅および制御電圧
Ｖ　　を調整することにより、出力電圧ａｇＣ Ｖ　　をＯにすることが可能になる。

Ｏｕｔ 同様にＦＥＴ２３のゲート幅をＦＥＴ２４のゲート幅よ
り大きくすると、電流Ｉ　　は逆相の成８１０ 分が増えて出力される。この結果、抵抗２７による電圧
降下によって得られる出力電圧Ｖ　　は、Ｏｕｔ 入力信号に対して同相に変化するようになる。

〔発明の効果〕

以上説明したように本発明によれば、第３のトランジス
タ対によって分流した入力信号と同相の信号成分と、第
４のトランジスタ対によって分流した入力信号と逆相の
信号或分とは相互に電流加算される。この電流加算によ
って得られる信号成分は、第３および第４の各トランジ
スタ対における電流の分流比を変化させることにより、
種々の値が得られる。そして、これら信号成分は、第１
および第２の各トランジスタ対において生じた他方の信
号電流および他方の反転電流にさらに加算され、第１の
負荷抵抗および第２の負荷抵抗により電圧信号に変換さ
れて出力される。

このため、出力電圧のレベル変動が小さく、利得可変幅
の広い利得可変増幅器が提供されるという効果を有する
。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す回路図、第２図
は従来の構成を示す回路図である。 ２１．２２・・・ＦＥＴ　（第１のトランジスタ対）、
２３．２４・・・ＦＥＴ　（第２のトランジスタ対）、
２７・・・抵抗（第１の負荷抵抗）、３０・・・抵抗（
第２の負荷抵抗）、３１．３２・・・ＦＥＴ（第３のト
ランジスタ対）、３３．３４・・・ＦＥＴ　（第４のト
ランジスタ対）。

Claims (1)

【特許請求の範囲】
1. 入力電圧が与えられる第１のトランジスタ対と、この入
   力電圧の反転電圧が与えられる第２のトランジスタ対と
   、前記第１のトランジスタ対を構成する一方のトランジ
   スタに接続された第１の負荷抵抗と、前記第２のトラン
   ジスタ対を構成する一方のトランジスタに接続された第
   ２の負荷抵抗と、前記第１のトランジスタ対を構成する
   他方のトランジスタに対になって接続され一方のトラン
   ジスタは前記第１の負荷抵抗に接続され他方のトランジ
   スタは前記第２の負荷抵抗に接続された第３のトランジ
   スタ対と、前記第２のトランジスタ対を構成する他方の
   トランジスタに対になって接続され一方のトランジスタ
   は前記第２の負荷抵抗に接続され他方のトランジスタは
   前記第１の負荷抵抗に接続された第４のトランジスタ対
   を備えて構成された利得可変増幅器。