JPH0399340A - マルチｃｐｕシステム暴走監視方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 デュアルポートＲＡＭを用いてデータの送受信を行う２
個のＣＰＵが、他のＣＰＵによる当該デュアルボー）Ｒ
ＡＭへのデータ転送の際自ＣＰＵの動作領域のデータが
破壊されていないかどうかを検出できるようにしたマル
チＣＰＵシステム暴走監視方式に関し。

他のＣＰＵによるデュアルポー）ＲＡＭへのデータ転送
の際、自ＣＰＵのデータが破壊されていないかどうかを
検出することを目的としデュアルポートＲＡＭを用いて
、２個のＣＰＵがデータの送受信を行いながら並列処理
を行うマルチＣＰＵシステムにおいて、一方のＣＰＵに
特定のパリティを割り当てておき、デュアルポートＲＡ
Ｍへのデータ書き込みの際上記割り当てられたパリティ
のパリテイ・ビットを付加するパリティ付加部を上記Ｃ
ＰＵ側に設けると共に、他方のＣＰＵに別のパリティを
割り当てておきデュアルポートＲＡＭのアクセスの際上
記割り当てられた別のパリティのパリテイ・ビットを付
加し、データ読み出しに当って付加されるビットと、デ
ータ格納領域情報と、データと伴に読み出されるパリテ
イ・ビットとからパリティの一致を確認するパリティ制
御部を他方のＣＰＵ側に設け、デュアルポートＲＡＭに
対するマルチＣＰＵの暴走を検出するように構成されて
いる。

〔産業上の利用分野〕

本発明はデュアルポートＲＡＭを用いてデータの送受信
を行う２個のＣＰＵが、他のＣＰＵによる当該デュアル
ポートＲＡＭへのデータ転送の除目ＣＰＵの動作領域の
データが破壊されていないかどうかを検出できるように
したマルチＣＰＵシステム暴走監視方式に関する。

デュアルポートＲＡＭの使用において、他のＣＰＵによ
るデータ転送の除目ＣＰＵの動作領域のデータまで破壊
される場合があり、読み出したデータが真正の自ＣＰＵ
のデータであるかどうかを確認する必要がある。

〔従来の技術〕

マルチＣＰＵシステムにおいては、他のＣＰＵが処理し
たデータを用いて更に処理を行う場合があり、その時メ
モリ間でデータの転送が行われる。

第４図は従来のデュアルポートＲＡＭを用いたマルチＣ
ＰＵシステムのデータ転送説明図を示しており、２個の
ＣＰＵＩとＣＰＵ２との各システムはそれぞれが独立に
並行処理を行っている。ＣＰＵＩはＣＰＵＩ系の例えば
シングルボートＲＡＭ３を用い通常の処理を行っており
、ＣＰＵ２はＣＰＵ２系のデュアルポー）ＲＡＭ４を用
い全処理を行っている。

シングルボートＲＡＭ３に格納されているＣＰＵ１が処
理したデータ３−１をＣＰＵ２が使用したい場合には、
シングルポートＲＡＭ３に格納されているデータ３−１
をデュアルポートＲＡＭ４の指定領域２例えば領域４−
１にデータの転送をＣＰＵＩにしてもらい、ＣＰＵ２は
指定領域４−１に転送されたデータを用い所望の処理を
行っていた。

〔発明が解決しようとする課題〕

ＣＰＵＩがシングルポートＲＡＭ３に格納されているデ
ータ３−１をＣＰＵ２が指定する上記デュアルポートＲ
ＡＭ４の指定領域４−１へデータ転送する際、ＣＰＵＩ
側の異常動作２例えばＣＰＵ１自身の動作異常、ＣＰＵ
Ｉ側ＤＭＡの誤動作。

或いはＣＰＵＩ側のデータ・バス７の異常等により、Ｃ
ＰＵ２が指定する指定領域４−１を超え本来ＣＰＵ２の
動作領域４−２のデータをも破壊して上記データ３−１
が書き込まれたとき、ＣＰＵ２側はＣＰＵＩ側の異常を
検出する手段を持っていないため、当該動作領域４−２
のデータを自己の動作領域のデータとしてＣＰＵＩは処
理を行ってしまい、その処理結果が保証されない欠点が
あった。

本発明は上記の欠点を解決することを目的としており、
他のＣＰＵによるデュアルポートＲＡＭへのデータ転送
の際、自ＣＰＵのデータが破壊されていないかどうかを
検出することを目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図中、１はＣＰＵであり、後に説明するシングルボート
ＲＡＭ３を用い通常の処理を行うもの。

２はＣＰＵであり、後に説明するデュアルポートＲＡＭ
４を用いＣＰＵＩとは独立して並列的に全処理を行うも
の、３はシングルポートＲＡＭであり、転送されるべき
データ３−１を格納しているもの、４はデュアルポート
ＲＡＭであり、シングルポートＲＡＭ３に格納されてい
るデータ３−１の転送先指定領域４−１を有するもの、
５はパリティ付加部であり、シングルポートＲＡＭ３に
格納されているデータ３−１をデュアルポートＲＡＭ４
の指定領域４−１へＣＰＵＩが書き込む際。

その転送データに応じてＣＰＵＩ系に割り当てられたパ
リティのパリテイ・ビットを付加するもの。

６はパリティ制御部であり、ＣＰＵ２がデュアルポー）
ＲＡＭ４にデータを書き込む際、そのデータに応じてＣ
ＰＵ２系に割り当てられたパリティのパリテイ・ビット
を付加し、ＣＰＵ２がデュアルポートＲＡＭ４のデータ
を読み出す際、この読み出しの際に付加されるビットと
この読み出されたデータの格納領域情報とこの読み出さ
れたデータに付加されているパリテイ・ビットとを基に
パリティの一致を確認するもの、７．８はデータ・バス
である。

〔作　用］ 今３例えばＣＰＵＩ系は偶パリティが割り当てられ、Ｃ
ＰＵ２系は奇パリティが割り当てられているものとする
と、シングルポートＲＡＭ３に格納されているデータ３
−１がデュアルポートＲＡＭ４の指定領域４−１へデー
タ転送される際、データ３−１の転送データはパリティ
付加部５で偶パリテイ・ビットが付加されてＣＰＵ２が
指定する指定領域４−１へ格納される。

ＣＰＵ２がデータをデュアルポートＲＡＭ４に書き込む
際、そのデータはパリティ制御部６で奇パリティのパリ
テイ・ビットが付加されてデュアルポートＲＡＭ４の指
定アドレスに格納される。

またＣＰＵ２がデュアルポートＲＡＭ４に格納されてい
るデータを読み出すに当っては、当１ｉＣｐＵ２系に割
り当てられている奇パリティのパリテイ・ビットにもと
づいてチエツクしてそのデータを読み出している。

即ち、ＣＰＵ２はデュアルポートＲＡＭ４のアドレスを
管理しており、ＣＰＵ２が指定領域４１のデータを読み
出すときには偶パリティのパリテイ・ビットがデータに
付加されていることを示す読み出しに当って付加される
ビット（格納領域情報）「ＯＪをパリティ制御部６へ送
り、指定領域４−１以外のデータを読み出すときには奇
パリティのパリテイ・ビットがデータに付加されている
ことを示す格納領域情報「１」をパリティ制御部６へ送
る。

ＣＰＵ４がシングルポートＲＡＭ３に格納されているデ
ータ３−１をデュアルポートＲＡＭ４の指定領域４−１
へデータ転送する際、ＣＰＵＩ側の何らかの異常で指定
領域４−１を超えＣＰＵ２の動作領域４−２にまで及び
、ＣＰＵ２の固有アドレスのデータを破壊したものとす
る。ＣＰＵ２が当該動作領域４−２のデータを読み出す
ときには、ＣＰＵ２からパリティ制御部６へは格納領域
情報「１」が送られているので、この格納領域情報「１
」と当該動作領域４−２のデータをＣＰＵ２が読み出し
たときのビット「１」の個数ビット加算値が、読み出さ
れた当該動作領域４−２のデータに付加されているパリ
テイ・ビット（この場合には偶パリティとなっている）
と不一致となりＣＰＵ２は自己の動作領域４−２のデー
タが破壊されていることを確認できる。すなわちシング
ルポートＲＡＭ３に格納されているデータ３−１をＣＰ
ＵＩがデータ転送を行う際暴走を起していることを監視
することができる。

〔実施例〕

第２図は本発明の一実施例構成を示しており。

符号工ないし８は第１図のものに対応しており９、１０
はビット加算器、１１は切替レジスタ。

１２はパリティ比較器、１３は指定領域レジスタを表し
ている。

第２図の場合も第１図のときと同様に、ＣＰＵ１系に偶
パリティが割り当てられており、ＣＰＵ２系は奇パリテ
ィが割り当てられているものとして説明する。

ビット加算器９は偶パリティのパリテイ・ビットを付加
するものであり、シングルポートＲＡＭ３に格納されて
いるデータ３−１をデュアルポー）ＲＡＭ４の指定領域
４−１にデータ転送する際。

各転送データについてビット「ｌ」の数を数え。

その数が偶数となるパリテイ・ビットを点線図示の如く
出力する。この転送データに付加された偶パリティのパ
リテイ・ビットは転送データが格納される指定領域４−
１のパリテイ・ビット欄４３に格納される。

ビット加算器１０は奇パリティのパリテイ・ビットを付
加するものであり、ＣＰＵ２がデュアルポー）ＲＡＭ４
の例えば領域４−２に処理したデータを書き込む際、こ
のデータについてビットｒ１．の数を数え、その数が奇
数となるパリテイ・ビットを点線Ａ図示の如く出力する
。このデータに付加された奇パリティのパリテイ・ビッ
トは当該データが書き込まれる領域４−２のパリテイ・
ビット欄４−３に格納される。またＣＰＵ２がデュアル
ポートＲＡＭ４に格納されているデータを読み出す際、
この読み出されたデータについてピント「１ノの数を数
え、その数を点線Ｂ図示の如く出力し、パリティ比較器
１２へ送出する。

切替レジスタ１１は、ＣＰＵ２から指示される偶パリテ
ィの「０」又は奇パリティの「１」をセットするもので
あり、ＣＰＵ２がデュアルポートＲＡＭ４に格納されて
いるデータを読み出す際。

当該ＣＰＵ２が書き込んだデータの領域の読み出しに対
しては偶パリティの「０」が切替レジスタ１１に指示さ
れ、またＣＰＵ２が指定した指定領域４−１であってＣ
ＰＵＩが書き込んだデータの領域の読み出しに対しては
奇パリティの「１」が切替レジスタ１１に指示される。

パリティ比較器１２は、デュアルポートＲＡＭ４に格納
されているデータを読み出したとき、当該データについ
てビット加算器１０から得られる個数と切替レジスタ１
１にセットされている値とを加算したビット加算値と、
当該データに付加されているパリテイ・ビット欄４−３
のパリテイ・ビットとの一致、すなわちパリティの一致
を確認するものである。

指定領域レジスタ１３はデュアルポートＲＡＭ４内の指
定領域４−１のアドレスが設定されるものである。

以下第３図（Ａ）ないしくＦ）の各図を参照しながら第
２図の動作を説明する。

第３図（Ａ）はＣＰＵ２が領域４−２にデータを書き込
むときの書き込み説明図であり、ＣＰＵ２は処理したデ
ータを領域４−２のアドレス上に書き込む。このときパ
リティ制御部６内のビット加算器１０は１バイト内の「
１」が立っているビット数を加算し、奇数すなわち「１
ノのビット数が奇数ならば「０」、偶数ならば「１」の
パリテイ・ビットを当該データに付加して同一アドレス
上のパリテイ・ビット欄４−３に書き込む。

第３図（Ｂ）は転送データの格納領域指定説明図であり
、ＣＰＵＩからＣＰＵ２ヘシングルボ一トＲＡＭ３に格
納されているデータ３−１の転送データ量を指示してデ
ータ送信依願が行われる。

ＣＰＵ２はデータ３−１を格納するデュアルポートＲＡ
Ｍ４の格納領域として領域４−１を指定し、そのアドレ
スを指定領域レジスタ１３を介してＣＰＵ　ｌに指示す
る。これによりＣＰＵＩはデータ３−１を転送する指定
領域４−１のアドレスを得る。

第３図（Ｃ）はＣＰＵＩによる転送データの格納説明図
であり、ＣＰＵＩはデータ３−１を順に読み出し、転送
先指定領域４−１のアドレス上にデータを書き込む。こ
のときパリティ付加部５内のピント加算器９は１バイト
内の「１」が立っているビット数を加算し、奇数すなわ
ち「１」のビット数が奇数ならば「１」、偶数ならば「
０」のパリテイ・ビットを当該データに付加して同一ア
ドレス上のパリテイ・ビット欄４−３に書き込む。

第３図（Ｄ）はＣＰＵＩによる転送データの過領域格納
説明図であり、ＣＰＵＩが暴走した指定領域４−１以外
のＣＰＵ２の動作領域４−２にまでデータを書き込んだ
状態を示している。

本来ＣＰＵ２の動作領域４−２には、上記ｃｐＵ１の暴
走によるシングルボートＲＡＭ３のデータ３−１が書き
込まれ、当該動作領域４−２のパリテイ・ビット欄４−
３にはシングルボー）ＲＡＭ３から転送されてきたデー
タにビット加算器９によって付加された偶パリティのパ
リテイ・ビットがそれぞれ書き込まれている。つまりＣ
ＰＵ２が知らない間に自己の動作領域４−２のデータが
書き換えられた状態となっている。

第３図（Ｅ）はＣＰＵ２による指定領域内転送データの
確認説明図であり、ＣＰＵＩはＣＰＵ２に対しデータ送
信終了を指示する。

ＣＰＵ２はパリティ制御部６内の切替レジスタ１１に「
０」を指示し、切替レジスタ１１に「Ｏ」をセットさせ
る。この状態の下で、ＣＰＵ２はＣＰＵＩから送られて
きた転送データを読み出すべく指定領域４−１のアドレ
スを指定し、指定領域４−１に格納されているデータを
読み出す、このときパリティ制御部６内のビット加算器
１０は。

指定領域４−１から読み出されるデータのバイトごとに
「１」が立っているビット数を数え、奇数ならば「１」
、偶数ならば「Ｏ」のパリテイ・ビットをパリティ比較
器１２へ送出する。パリティ比較器１２ではビット加算
器１０から送られてくる当該個数の値と切替レジスタ１
１にセットされているセット値ｒ□、とのビット加算が
行われ。

そのビット加算値と指定領域４−１から読み出された同
一アドレス上のパリテイ・ビット欄４−３に格納されて
いるパリテイ・ビットの値とが比較される。このパリテ
ィ値の比較で両者が等しいとき、真正のデータと確認さ
れる。

例えば指定領域４−１に格納されている転送データが１
６進表示で「Ｏｌ」としたとき、ビット加算器１０から
パリティ比較器１２へ「１」が送出され、当該「１」と
切替レジスタ１１にセットされている「０」とがパリテ
ィ比較器１２内でビット加算されて１＋０＝１のパリテ
ィ値が得られる。一方当該転送データのパリテイ・ビッ
ト欄４−３には「ｌ」のパリテイ・ビットが格納されて
いるから２両者のパリティ値は等しく当該データは真正
のものと確認される。

また指定領域４−１に格納されている転送データが２例
えば１６進表示で「ＯＡ」としたとき。

ビット加算器１０からパリティ比較器１２へ「０」が送
出され、当該「０」と切替レジスタ１１にセットされて
いる「０」とがパリティ比較器１２内でビット加算され
て０＋０＝０のパリティ値が得られる。一方当該転送デ
ータのパリテイ・ビット欄４−３には「０」のパリテイ
・ビットが格納されているから９両者のパリティ値は等
しく当該データも真正なものと確認される。

第３図（Ｆ）はＣＰＵ２による指定領域外転送データの
確認説明図であり、ＣＰＵ２が自己の動作領域４−２の
データを読み出すとき、ＣＰＵ２はパリティ制御部６内
の切替レジスタ１１に「１」を指示し、切替レジスタ１
１に「１」をセットさせる。

ＣＰＵ２は自己の動作領域４−２のデータを読み出すべ
く当該領域４−２のアドレスを指定し。

格納されているデータを読み出す。このときパリティ制
御部６内のビット加算器１０は、領域４２から読み出さ
れるデータのバイトごとに「１」が立っているビット数
を数え、ｒｌ」のビット数が奇数ならば［１」、偶数な
らば「０」のパリテイ・ビットをパリティ比較器１２へ
送出する。パリティ比較器１２ではビット加算器１０か
ら送られてくる当該値と切替レジスタ１１にセットされ
ているセット値「１」とのビット加算が行われ。

そのビット加算値のパリティ値と領域４−２から読み出
された同一アドレス上のパリテイ・ビット欄４−３に格
納されているパリテイ・ビットの値とが比較される。こ
のパリティ値の比較で両者が等しくないとき、真正のデ
ータではないものと確認される。

この場合、ＣＰＵ２は第３図（Ａ）で説明した自己の動
作領域４−２に書き込んだデータを読み出しているつも
りが、実は第３図（Ｄ）で説明したＣＰＵＩの暴走によ
るシングルボートＲＡＭ３の転送データ３−１を読み出
している。

つまりパリティ異常が検出され、パリティ制御部６から
ＣＰＵ２に通知される。これによりＣＰＵ２はシングル
ポートＲＡＭ３に格納されていたデータ３−１のデータ
転送の際、ＣＰＵＩが暴走したことを検出する。

このパリティ異常の例としては１例えば領域４２に格納
されている転送データが１６進表示で「０３」としたと
き、ビット加算器１ｏがらパリティ比較器１２へ「１」
が送出され、当該「１」と切替レジスタ１１にセットさ
れている「１ｊとがパリティ比較器１２内でピント加算
されて１＋１−〇のパリティ値が得られる。一方当該転
送データのパリテイ・ビット４１１１Ｉ４−３には「１
」のパリテイ・ビットが格納されているから５両者のパ
リティ値は等しくなく、当該転送データはＣＰＵ２が書
き込んだ自己固有のデータではないものと確認される。

また領域４−２に格納されている転送データが。

例えば１６進表示で「０６」としたとき、ビット加算器
１０からパリティ比較器１２へ「ｏ」が送出され、当該
「０」と切替レジスタ１１にセットされている「１」と
がパリティ比較器１２内でビット加算されて０＋１＝１
のパリティ値が得られる。一方当該転送データのパリテ
イ・ビット欄４−３には「０」のパリテイ・ビットが格
納されているから９両者のパリティ値は等しくなく、こ
の場合も当該転送データはＣＰＵ２が書き込んだ自己固
有のデータではないものと確認される。

なお１通常のＣＰＵ２のデュアルポートＲＡＭ４に対す
るアクセスは次の様にして行われる。

データ書き込みの場合は第３図（Ａ）の様にしてデュア
ルポートＲＡＭ４にデータを書き込む。

読み出しの場合には、第２図を参照して、ＣＰＵ２から
切替レジスタ１１へ奇パリティの「１」を指示し、切替
レジスタ１１に当該「１」をセットさせる。これはデュ
アルポートＲＡＭ４ヘデータを書き込む際、ビット加算
器１０から奇パリティのパリテイ・ビットがデータに付
加され、当該奇パリティのパリティ・ピントがパリティ
・ビ・ント欄４−３に格納されるから、当該データが書
き込まれた格納領域情報を知らせるためである。

従ってデュアルポートＲＡＭ４に格納されているデータ
が２例えば１６進表示で「ＯＢ」としたとき、上記説明
と同様にビット加算器１０からパリティ比較器１２へ「
１」が送出され、当該「１」と切替レジスタ１１にセッ
トされている「１」とがパリティ比較器１２内でビット
加算されてｌ＋１＝００パリテイ値が得られる。一方当
該データが読み出されたデュアルポートＲＡＭ４の同一
アドレス上のパリテイ・ビット［４−３には、当該デー
タの書き込みの際「０」のパリテイ・ビットが格納され
ているので３両者のパリティ値は等しく当１亥データは
真正のものと確認される。

またデュアルポートＲＡＭ４に格納されているデータが
１例えば１６進表示で「０２」としたとき、ビット加算
器１０からパリティ比較器１２へ「０」が送出され、当
該「０」と切替レジスタ１１にセットされている「１」
とがパリティ比較器１２内でビット加算されてＯ＋１−
１のパリティ値が得られる。一方当該データが読み出さ
れたデュアルポートＲＡＭ４の同一アドレス上のパリテ
イ・ビット欄４−３には、当該データの書き込みの際「
１」のパリテイ・ビットが格納されているので３両者の
パリティ値は等しく当該データも真正のものと確認され
る。

以上の説明はＣＰＵ１系に偶パリティを割り当て、ＣＰ
Ｕ２系に奇パリティを割り当てているが偶パリティと奇
パリティの割り当てを入れ替えても全く同様のことが成
立する。

またＣＰＵ１．２がデータを直接転送するようにして説
明したが、ＤＭＡによる転送の場合にも適用することが
できる。

〔発明の効果〕

以上説明した如く２本発明によれば、デュアルポートＲ
ＡＭを用いて２個のＣＰＵがデータの送受信を行うマル
チＣＰＵシステムにおいて、他のＣＰＵによる自ＣＰＵ
へのデータの影響を確認でき、システム全体としての動
作の保障が可能となる。またＣＰＵの暴走を監視するこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例構成、第３図（Ａ）ないしくＦ）は第２図の動作説明
図、第４図は従来のデータ転送説明図を示している。 図中、１．２はＣＰＵ、３はシングルボートＲＡＭ　　
４はデュアルポートＲＡＭ、５はパリティ付加部、６は
パリティ制御部、７．８はデータ・バス、９．１０はビ
ット加算器、　　１１は切替レジスタ、１２はパリティ
比較器、１３は指定領域レジスタを表している。

Claims (1)

1. 【特許請求の範囲】 デュアルポートＲＡＭ（４）を用いて、２個のＣＰＵ（
   １）、（２）がデータの送受信を行いながら並列処理を
   行うマルチＣＰＵシステムにおいて、一方のＣＰＵ（１
   ）のシステムに特定のパリテイを割り当てておき、上記
   デュアルポートＲＡＭ（４）へのデータ書き込みの際書
   き込みデータに対し上記割り当てられたパリテイのパリ
   テイ・ビットを付加するパリテイ付加部（５）をＣＰＵ
   （１）側に設けると共に、 他方のＣＰＵ（２）のシステムに別のパリテイを割り当
   てておき、上記デュアルポートＲＡＭ（４）へのデータ
   書き込みの際書き込みデータに対し上記割り当てられた
   別のパリテイのパリテイ・ビットを付加し、データ読み
   出しにおいては、読み出しに当って付加されるビットと
   この読み出されたデータの格納領域情報とこの読み出さ
   れたデータに付加されているパリテイ・ビットとを基に
   パリテイの一致を確認するパリテイ制御部（６）をＣＰ
   Ｕ（２）側に設け、 デュアルポートＲＡＭ（４）に対するマルチＣＰＵの暴
   走を検出するようにしたことを特徴とするマルチＣＰＵ
   システム暴走監視方式。