JPH0399441A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0399441A JPH0399441A JP23600589A JP23600589A JPH0399441A JP H0399441 A JPH0399441 A JP H0399441A JP 23600589 A JP23600589 A JP 23600589A JP 23600589 A JP23600589 A JP 23600589A JP H0399441 A JPH0399441 A JP H0399441A
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- Japan
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- photoresist
- semiconductor device
- drain diffusion
- mask
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置及びその製造方法に関し、特にＭ
ＩＳ型ＬＤＤ構造トランジスタの構造、及びその製造方
法に関するものである。
ＩＳ型ＬＤＤ構造トランジスタの構造、及びその製造方
法に関するものである。
第３図は１９８５年 シンポジウム オン ＶＬＳＩ
テクノロジー、ダイジェスト オン テクニカル ベー
バーズｒＰＬＤＤ型高信幀性ＮチャネルＭＯ３電界効果
トランジスタＪ （１９８５Ｓｙ＋ｓｐｏｓｔｕｍ
ｏｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ 、ｄｉｇｅｓ
ｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ ”Ｐ
ｒｏｆｉｌｅｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ （ＰＬＤＤ）ｔＳ＋−ランジスタの模式図である
０図において、１はＰ型半導体基板、２はゲート絶縁膜
、５は多結晶シリコンからなるゲート電極、６はＮ型中
濃度領域、７はＮ型低濃度領域、８は絶縁膜サイドウオ
ール、９はＮ型高濃度領域である。
テクノロジー、ダイジェスト オン テクニカル ベー
バーズｒＰＬＤＤ型高信幀性ＮチャネルＭＯ３電界効果
トランジスタＪ （１９８５Ｓｙ＋ｓｐｏｓｔｕｍ
ｏｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ 、ｄｉｇｅｓ
ｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ ”Ｐ
ｒｏｆｉｌｅｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ （ＰＬＤＤ）ｔＳ＋−ランジスタの模式図である
０図において、１はＰ型半導体基板、２はゲート絶縁膜
、５は多結晶シリコンからなるゲート電極、６はＮ型中
濃度領域、７はＮ型低濃度領域、８は絶縁膜サイドウオ
ール、９はＮ型高濃度領域である。
次に動作について説明する。
第３図に示すｐｒｏｆｉｌｅｄ −Ｌ Ｄ Ｄ型Ｎチャ
ネルＭＩｓ）ランジスタは、Ｎ型低濃度領域７とＮ型高
濃度領域９との間にＮ型中濃度領域６を設け、絶縁膜サ
イドウオール８下部の低濃度領域７の寄生抵抗を低減さ
せ、ＬＤＤ型ＭＩＳトランジスタの優れた電界緩和特性
に高い電流駆動能力を付加することを意図したものであ
る。
ネルＭＩｓ）ランジスタは、Ｎ型低濃度領域７とＮ型高
濃度領域９との間にＮ型中濃度領域６を設け、絶縁膜サ
イドウオール８下部の低濃度領域７の寄生抵抗を低減さ
せ、ＬＤＤ型ＭＩＳトランジスタの優れた電界緩和特性
に高い電流駆動能力を付加することを意図したものであ
る。
次に、第３図に示すｐｒｏｆｉｌｅｄ −Ｌ Ｄ Ｄ型
ＮチャネルＭＩＳトランジスタの製造方法の一例を第４
図（ａ）〜（ｆ）を用いて説明する。
ＮチャネルＭＩＳトランジスタの製造方法の一例を第４
図（ａ）〜（ｆ）を用いて説明する。
第４図（ａ）はＰ型半導体基板１上にゲート絶縁膜２を
形成し、多結晶シリコン膜３を堆積させ、フォトレジス
ト４を塗布し、パターニングしたものである。
形成し、多結晶シリコン膜３を堆積させ、フォトレジス
ト４を塗布し、パターニングしたものである。
次に反応性イオンエツチング（ＲＩＢ）法によヮてフォ
トレジスト４をマスクとして多結晶シリコン膜を異方的
にエツチングし、ゲート電極５を形成し、第４図（ｂ）
の構造を得る。
トレジスト４をマスクとして多結晶シリコン膜を異方的
にエツチングし、ゲート電極５を形成し、第４図（ｂ）
の構造を得る。
次に低濃度の燐のイオン注入を行い、Ｎ型の低濃度領域
７を形成し、次に中濃度の砒素のイオン注入を行い、Ｎ
型の中濃度領域６を形成し、第４図（Ｃ）の構造を得る
。
７を形成し、次に中濃度の砒素のイオン注入を行い、Ｎ
型の中濃度領域６を形成し、第４図（Ｃ）の構造を得る
。
次にフォトレジスト４を除去し、ＣＶＤ絶縁膜を全面に
堆積させたのち、異方的にエツチングしてサイドウオー
ル絶縁膜８を形成し、第４図（ｄ）の構造を得る。
堆積させたのち、異方的にエツチングしてサイドウオー
ル絶縁膜８を形成し、第４図（ｄ）の構造を得る。
次に、ゲート電極５とサイドウオール絶縁膜８をマスク
として高濃度の砒素のイオン注入を行い、Ｎ型高濃度領
域９を形成して第４図（ｅ）を得、その後熱処理を行な
うことによって注入したイオンを拡散、活性化させ第４
図（ｆ）の構造を得る。
として高濃度の砒素のイオン注入を行い、Ｎ型高濃度領
域９を形成して第４図（ｅ）を得、その後熱処理を行な
うことによって注入したイオンを拡散、活性化させ第４
図（ｆ）の構造を得る。
従来の半導体装置は、第３図に示すようにＮ型中濃度領
域６とＮ型低濃度領域７との境界がゲート電極５の下部
に存在し、Ｎ型中濃度領域６とゲート電極５とはオーバ
ーラツプした構成となっている。このような構成のもの
においては、ドレインに正の電圧、ゲートに負の電圧を
与えると、ゲート電極５直下のＮ型中濃度領域６表面に
大きな電界が加わり、第５図に示すようにバンドが大き
り栄、激に曲がり、価電子帯から伝導帯へキャリアがト
ンネリングし、ドレインと基板との間でリーク電流が流
れ、トランジスタ特性が低下するという問題点がある。
域６とＮ型低濃度領域７との境界がゲート電極５の下部
に存在し、Ｎ型中濃度領域６とゲート電極５とはオーバ
ーラツプした構成となっている。このような構成のもの
においては、ドレインに正の電圧、ゲートに負の電圧を
与えると、ゲート電極５直下のＮ型中濃度領域６表面に
大きな電界が加わり、第５図に示すようにバンドが大き
り栄、激に曲がり、価電子帯から伝導帯へキャリアがト
ンネリングし、ドレインと基板との間でリーク電流が流
れ、トランジスタ特性が低下するという問題点がある。
以下、この問題点を第５図を用いて詳細に説明する。即
ち、第５図はこのようなトンネル性リーク電流の発生機
構を示した図であり、同図（ａ）はＮＭＯ５）ランジス
タのゲート電極１０、ドレイン拡散層１１．及び基板１
２を示したものである０図に示すようにドレイン拡散層
ｌｌであるｎ９層と基板１２の９層との接合面の両側に
は空乏層が存在しており、ドレイン１１に正の電圧を印
加するとドレイン１１から基板１２方向の空乏層はドレ
イン電圧の平方根に比例して拡がり、ドレイン１１から
基板１２方向の電界を緩和するが、ドレイン１１からゲ
ート電極１０方向の空乏層はゲート絶縁膜があるために
拡がらず、ドレイン１１からゲート電極１０方向の電界
は増大する。このため、ゲート酸化膜近傍のドレイン拡
散層１１に大きな電界が加わり、空乏層内で対発生した
電子・正孔対は再結合できず、発生した電子はドレイン
拡散層１１に移動してドレイン・リーク電流として観測
され、発生した正札は基板に移動し、基板電流として観
測される。この現象をバンドダイアグラムに示すと第５
図ら）のようになる０図はゲート電極ｌＯとドレイン拡
散層１１が重なった領域で縦方向に切った断面でのバン
ドダイヤグラムを示しており、ドレインに正の電圧が印
加されているため、ドレイン拡散層１１（基板１２）側
でバンドが大きく急激に曲がり、電子が価電子帯から伝
導帯ヘトンネリングしている。
ち、第５図はこのようなトンネル性リーク電流の発生機
構を示した図であり、同図（ａ）はＮＭＯ５）ランジス
タのゲート電極１０、ドレイン拡散層１１．及び基板１
２を示したものである０図に示すようにドレイン拡散層
ｌｌであるｎ９層と基板１２の９層との接合面の両側に
は空乏層が存在しており、ドレイン１１に正の電圧を印
加するとドレイン１１から基板１２方向の空乏層はドレ
イン電圧の平方根に比例して拡がり、ドレイン１１から
基板１２方向の電界を緩和するが、ドレイン１１からゲ
ート電極１０方向の空乏層はゲート絶縁膜があるために
拡がらず、ドレイン１１からゲート電極１０方向の電界
は増大する。このため、ゲート酸化膜近傍のドレイン拡
散層１１に大きな電界が加わり、空乏層内で対発生した
電子・正孔対は再結合できず、発生した電子はドレイン
拡散層１１に移動してドレイン・リーク電流として観測
され、発生した正札は基板に移動し、基板電流として観
測される。この現象をバンドダイアグラムに示すと第５
図ら）のようになる０図はゲート電極ｌＯとドレイン拡
散層１１が重なった領域で縦方向に切った断面でのバン
ドダイヤグラムを示しており、ドレインに正の電圧が印
加されているため、ドレイン拡散層１１（基板１２）側
でバンドが大きく急激に曲がり、電子が価電子帯から伝
導帯ヘトンネリングしている。
トンネリングする確率はバンドの曲がり具合に依存し、
バンドの曲がり具合が大きい程トンネリングする確率は
増加し、リーク電流が増大してトランジスタ特性が劣化
することとなる。
バンドの曲がり具合が大きい程トンネリングする確率は
増加し、リーク電流が増大してトランジスタ特性が劣化
することとなる。
この発明は上記のような問題点を解消するためになされ
たもので、高い電流駆動能力を持つＭＩＳ型トランジス
タにおいて、価電子帯から伝導帯へキャリアがトンネリ
ングすることによって生じるリーク電流を減少させるこ
とができる、高性能な半導体装置及びその製造方法を提
供することを目的とする。
たもので、高い電流駆動能力を持つＭＩＳ型トランジス
タにおいて、価電子帯から伝導帯へキャリアがトンネリ
ングすることによって生じるリーク電流を減少させるこ
とができる、高性能な半導体装置及びその製造方法を提
供することを目的とする。
この発明に係る半導体装置は、ゲート電極下にゲート絶
縁膜を介して形成された一対の低濃度ソース／ドレイン
拡散領域と、これに隣接して絶縁物サイドウオール直下
にのみ形成された中濃度ソース／ドレイン拡散領域と、
これに隣接して形成された高濃度ソース／ドレイン拡散
領域とを有するものである。
縁膜を介して形成された一対の低濃度ソース／ドレイン
拡散領域と、これに隣接して絶縁物サイドウオール直下
にのみ形成された中濃度ソース／ドレイン拡散領域と、
これに隣接して形成された高濃度ソース／ドレイン拡散
領域とを有するものである。
また、この発明に係る半導体装置の製造方法は、フォト
レジストをマスクとして基板上に形成した一ト電極材料
をテーパー形状にエツチングする工程と、フォトレジス
ト及び形成したテーパ形状のゲート電極材料をマスクと
して中濃度不純物イオン注入を行う工程と、フォトレジ
ストを残したまま異方的に追加エツチングを行い上記の
テーパ部を除去して矩形のゲート電極を形成する工程と
、フォトレジスト及び形成した矩形のゲート電極をマス
クとして低濃度不純物イオン注入を行う工程と、フォト
レジスト除去後、基板全面にＣＶＤ絶縁膜を堆積させ、
異方的にエツチングして絶縁物サイドウオールを形成し
、これとゲート電極をマスクとして高濃度不純物イオン
注入を行なう工程とを含むことを特徴とするものである
。
レジストをマスクとして基板上に形成した一ト電極材料
をテーパー形状にエツチングする工程と、フォトレジス
ト及び形成したテーパ形状のゲート電極材料をマスクと
して中濃度不純物イオン注入を行う工程と、フォトレジ
ストを残したまま異方的に追加エツチングを行い上記の
テーパ部を除去して矩形のゲート電極を形成する工程と
、フォトレジスト及び形成した矩形のゲート電極をマス
クとして低濃度不純物イオン注入を行う工程と、フォト
レジスト除去後、基板全面にＣＶＤ絶縁膜を堆積させ、
異方的にエツチングして絶縁物サイドウオールを形成し
、これとゲート電極をマスクとして高濃度不純物イオン
注入を行なう工程とを含むことを特徴とするものである
。
この発明においては、中濃度ソース／ドレイン拡散領域
を絶縁物サイドウオール直下にのみ設けるようにしたの
で、サイドウオール下の寄生抵抗が低減されるとともに
、トンネル性リーク電流が抑制される。
を絶縁物サイドウオール直下にのみ設けるようにしたの
で、サイドウオール下の寄生抵抗が低減されるとともに
、トンネル性リーク電流が抑制される。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図はこの発明に係る半導体装置の一実施例によるＭ
ＩＳ型トランジスタの模式図である。１はＰ型の半導体
基板、２はゲート絶縁膜、５は多結晶シリコンからなる
ゲート電極、６はＮ型の中濃度領域、７はＮ型の低濃度
領域、８は絶縁膜サイドウオール、９はＮ型の高濃度領
域である。
ＩＳ型トランジスタの模式図である。１はＰ型の半導体
基板、２はゲート絶縁膜、５は多結晶シリコンからなる
ゲート電極、６はＮ型の中濃度領域、７はＮ型の低濃度
領域、８は絶縁膜サイドウオール、９はＮ型の高濃度領
域である。
続いて、第２図（ａ）〜（ハ）を用いて第１図のＭＩＳ
型トランジスタの製造方法について説明する。
型トランジスタの製造方法について説明する。
まず、第２図（ａ）に示すようにＰ型半導体基板ｌ上に
ゲート絶縁膜２を形成し、多結晶シリコン膜３を堆積さ
せ、さらにフォトレジスト４を塗布してこれをパターニ
ングする。
ゲート絶縁膜２を形成し、多結晶シリコン膜３を堆積さ
せ、さらにフォトレジスト４を塗布してこれをパターニ
ングする。
次に反応性イオンエツチング（ＲＩＥ）法により、フォ
トレジスト４をマスクとして多結晶シリコン膜３をテー
パ形状にエツチングし、第２図（ロ）の構造を得る。こ
のようなテーパ形状を得る方法としては、エツチング用
ガス中の酸素濃度を下げなからＲＩＥを行なう方法、ま
たはレジストパターニング後にベータを行わないように
する方法等の種々の方法がある。
トレジスト４をマスクとして多結晶シリコン膜３をテー
パ形状にエツチングし、第２図（ロ）の構造を得る。こ
のようなテーパ形状を得る方法としては、エツチング用
ガス中の酸素濃度を下げなからＲＩＥを行なう方法、ま
たはレジストパターニング後にベータを行わないように
する方法等の種々の方法がある。
次に低加速電圧で１Ｏ１４／ｃ１ｉオーダの中濃度の砒
素のイオン注入を行い、Ｎ型の中濃度領域６を形成し、
第２図（Ｃ）の構造を得る。
素のイオン注入を行い、Ｎ型の中濃度領域６を形成し、
第２図（Ｃ）の構造を得る。
次にフォトレジスト４を残したまま反応性イオンエツチ
ングを追加して行い、ゲート電極５のテーパ形状部を除
去し、第２図（ｄ）の構造を得る。
ングを追加して行い、ゲート電極５のテーパ形状部を除
去し、第２図（ｄ）の構造を得る。
次に１０”／ｃｄオーダの低濃度の燐のイオン注入を行
い、Ｎ型の低濃度領域７を形成し、第２図（ｅ）の構造
を得る。
い、Ｎ型の低濃度領域７を形成し、第２図（ｅ）の構造
を得る。
次にフォトレジスト４を除去した後、ＣＶＤ絶縁膜を全
面に堆積させ、異方的にエツチングし、サイドウオール
絶縁膜８を形成し、第２図（ｆ）の構造を得る。
面に堆積させ、異方的にエツチングし、サイドウオール
絶縁膜８を形成し、第２図（ｆ）の構造を得る。
次にゲート電極５とサイドウオール絶縁膜８をマスクと
して１０ＩＳ／ｃ＋ｆｌオーダの高濃度の砒素のイオン
注入を行い、Ｎ型の高濃度領域９を形成して第２図ら）
の構造を得、さらに熱処理を行なうことによって注入し
たイオンを拡散・活性化させ、第２図（５）の構造の半
導体装置を完成させる。
して１０ＩＳ／ｃ＋ｆｌオーダの高濃度の砒素のイオン
注入を行い、Ｎ型の高濃度領域９を形成して第２図ら）
の構造を得、さらに熱処理を行なうことによって注入し
たイオンを拡散・活性化させ、第２図（５）の構造の半
導体装置を完成させる。
このような上記実施例においては、第１図に示すように
、Ｎ型中濃度領域６とＮ型低濃度領域７との境界がゲー
ト電極５の下部にではなく、ゲート電極５の端にあるた
め、サイドウオール下の寄生抵抗を低減できるとともに
、ドレイン（ソース）に正の電圧、ゲートに負の電圧を
与えた場合でも価電子帯から伝導帯へのキャリアのトン
ネリングを抑制でき、絶縁膜と半導体界面近傍でのトン
ネル性リーク電流の発生を低減することができる。
、Ｎ型中濃度領域６とＮ型低濃度領域７との境界がゲー
ト電極５の下部にではなく、ゲート電極５の端にあるた
め、サイドウオール下の寄生抵抗を低減できるとともに
、ドレイン（ソース）に正の電圧、ゲートに負の電圧を
与えた場合でも価電子帯から伝導帯へのキャリアのトン
ネリングを抑制でき、絶縁膜と半導体界面近傍でのトン
ネル性リーク電流の発生を低減することができる。
なお、上記実施例では特に強調しなかったが、Ｎ型低濃
度領域７がゲート電極５の下部に形成されるため、この
ＭＩＳ型トランジスタはゲートとＮ型低濃度領域がオー
バーラツプした構造となり、高い電流駆動能力と高いホ
ットキャリア信鎖性とを同時に有するトランジスタ構造
が得られる。
度領域７がゲート電極５の下部に形成されるため、この
ＭＩＳ型トランジスタはゲートとＮ型低濃度領域がオー
バーラツプした構造となり、高い電流駆動能力と高いホ
ットキャリア信鎖性とを同時に有するトランジスタ構造
が得られる。
以上のようにこの発明によれば、ＭＩＳ型ＰＬＬＤ構造
の半導体装置において、Ｎ型低濃度領域とＮ型中濃度領
域との境界をゲート電極端に設定するようにしたので、
ゲート電極下部に中濃度拡散領域が形成されることがな
くなり、トンネル性リーク電流を抑制できる、高い電流
駆動能力を有する半導体装置が得られる効果がある。
の半導体装置において、Ｎ型低濃度領域とＮ型中濃度領
域との境界をゲート電極端に設定するようにしたので、
ゲート電極下部に中濃度拡散領域が形成されることがな
くなり、トンネル性リーク電流を抑制できる、高い電流
駆動能力を有する半導体装置が得られる効果がある。
第１図はこの発明の一実施例による半導体装置を示す断
面図、第２図（ａ）〜（ハ）はこの発明の一実施例によ
る半導体装置の製造方法を示す断面図、第３図は従来の
ＭＩＳ型半導体装置の一例を示す断面図、第４図（ａ）
〜（ｆ）は従来のＭＩＳ型半導体装置の一例の製造方法
を示す断面図、第５図（ａ）、 （ｂ）はトンネル性リ
ーク電流発生機構を示す図である。 １はＰ型半導体基板、２はゲート絶縁膜、３は多結晶シ
リコン、４はフォトレジスト、５はゲート電極、６はＮ
型中濃度領域、７はＮ型低濃度領域、８は絶縁物サイド
ウオール、９はＮ型高濃度領域である。 なお図中同一符号は同−又は相当部分を示す。
面図、第２図（ａ）〜（ハ）はこの発明の一実施例によ
る半導体装置の製造方法を示す断面図、第３図は従来の
ＭＩＳ型半導体装置の一例を示す断面図、第４図（ａ）
〜（ｆ）は従来のＭＩＳ型半導体装置の一例の製造方法
を示す断面図、第５図（ａ）、 （ｂ）はトンネル性リ
ーク電流発生機構を示す図である。 １はＰ型半導体基板、２はゲート絶縁膜、３は多結晶シ
リコン、４はフォトレジスト、５はゲート電極、６はＮ
型中濃度領域、７はＮ型低濃度領域、８は絶縁物サイド
ウオール、９はＮ型高濃度領域である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）絶縁物サイドウォールを有するＭＩＳ型ＬＤＤ構
造トランジスタを含む半導体装置であって、ゲート電極
下にゲート絶縁膜を介して形成された一対の低濃度ソー
ス／ドレイン拡散領域と、該低濃度ソース／ドレイン拡
散領域に隣接して上記絶縁物サイドウォール直下にのみ
形成された中濃度ソース／ドレイン拡散領域と、 該中濃度ソース／ドレインに隣接して形成された高濃度
ソース／ドレイン拡散領域とを有することを特徴とする
半導体装置。 - （２）絶縁物サイドウォールを有するＭＩＳ型ＬＤＤ構
造トランジスタを含む半導体装置の製造方法であって、 そのゲート電極、及びソース／ドレイン拡散層形成工程
は、 フォトレジストをマスクとしてゲート電極材料をテーパ
ー形状にエッチングする工程と、 上記テーパ形状のゲート電極材料及び上記フォトレジス
トをマスクとして中濃度の不純物イオン注入を行う工程
と、 上記フォトレジストを残したままさらに上記ゲート電極
材料を異方的にエッチングし、上記テーパ部を除去し、
矩形のゲート電極を形成する工程と、 上記矩形のゲート電極及び上記フォトレジストをマスク
として、低濃度の不純物イオン注入を行う工程と、 上記フォトレジストの除去後、基板全面にＣＶＤ絶縁膜
を堆積させ、異方的にエッチングして絶縁物サイドウォ
ールを形成する工程と、 該絶縁物サイドウォール及びゲート電極をマスクとして
高濃度の不純物イオン注入を行なう工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23600589A JPH0399441A (ja) | 1989-09-12 | 1989-09-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23600589A JPH0399441A (ja) | 1989-09-12 | 1989-09-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0399441A true JPH0399441A (ja) | 1991-04-24 |
Family
ID=16994381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23600589A Pending JPH0399441A (ja) | 1989-09-12 | 1989-09-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0399441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597038B1 (en) | 1998-02-24 | 2003-07-22 | Nec Corporation | MOS transistor with double drain structure for suppressing short channel effect |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455865A (en) * | 1987-08-26 | 1989-03-02 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH02219237A (ja) * | 1989-02-20 | 1990-08-31 | Sharp Corp | Ｍｉｓ型半導体装置 |
-
1989
- 1989-09-12 JP JP23600589A patent/JPH0399441A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455865A (en) * | 1987-08-26 | 1989-03-02 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH02219237A (ja) * | 1989-02-20 | 1990-08-31 | Sharp Corp | Ｍｉｓ型半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597038B1 (en) | 1998-02-24 | 2003-07-22 | Nec Corporation | MOS transistor with double drain structure for suppressing short channel effect |
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