JPH0778979A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0778979A JPH0778979A JP5171092A JP17109293A JPH0778979A JP H0778979 A JPH0778979 A JP H0778979A JP 5171092 A JP5171092 A JP 5171092A JP 17109293 A JP17109293 A JP 17109293A JP H0778979 A JPH0778979 A JP H0778979A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0217—Manufacture or treatment of FETs having insulated gates [IGFET] forming self-aligned punch-through stoppers or threshold implants under gate regions
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ドレイン領域近傍での高電界を緩和してホッ
トキャリアの発生を抑制する。１回のフォトリソグラフ
ィによりトランジスタを形成しうるようにして目合わせ
ずれの発生を回避し、製造工程の簡素化を図る。 【構成】 ｐ型シリコン基板１の表面に厚い（３０ｎ
ｍ）の熱酸化膜２を形成する（ａ）。窒化膜３を堆積
し、ゲート電極のパターン状に開孔を設ける（ｂ）。窒
化膜３をマスクに熱酸化膜２をエッチング除去し、新た
に薄い（１５ｎｍ）熱酸化膜４を形成する。多結晶シリ
コン膜５を堆積し、エッチバックして窒化膜の開孔内の
みに多結晶シリコン膜５を残す（ｃ）。窒化膜を除去
し、多結晶シリコン膜６ａを堆積し（ｄ）、エッチバッ
クしてサイドウォール状の多結晶シリコン膜６を形成す
る。シリコン膜５、６をマスクにイオン注入を行ってソ
ース・ドレイン領域７を形成する（ｅ）。
トキャリアの発生を抑制する。１回のフォトリソグラフ
ィによりトランジスタを形成しうるようにして目合わせ
ずれの発生を回避し、製造工程の簡素化を図る。 【構成】 ｐ型シリコン基板１の表面に厚い（３０ｎ
ｍ）の熱酸化膜２を形成する（ａ）。窒化膜３を堆積
し、ゲート電極のパターン状に開孔を設ける（ｂ）。窒
化膜３をマスクに熱酸化膜２をエッチング除去し、新た
に薄い（１５ｎｍ）熱酸化膜４を形成する。多結晶シリ
コン膜５を堆積し、エッチバックして窒化膜の開孔内の
みに多結晶シリコン膜５を残す（ｃ）。窒化膜を除去
し、多結晶シリコン膜６ａを堆積し（ｄ）、エッチバッ
クしてサイドウォール状の多結晶シリコン膜６を形成す
る。シリコン膜５、６をマスクにイオン注入を行ってソ
ース・ドレイン領域７を形成する（ｅ）。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、ドレイン近傍で発生する高電界を緩和し
てホットキャリアの発生を抑制することのできる構造を
有するＭＯＳ型電界効果トランジスタの製造方法に関す
る。
に関し、特に、ドレイン近傍で発生する高電界を緩和し
てホットキャリアの発生を抑制することのできる構造を
有するＭＯＳ型電界効果トランジスタの製造方法に関す
る。
【０００２】
【従来の技術】半導体装置が微細化されチャネル長が短
くなると、ドレイン近傍の電界強度が高くなり、この電
界により加速された電子は直接ゲート酸化膜中に飛び込
んだりあるいは結晶中のシリコンと衝突して電子−正孔
対を発生させたりする。この新たに生成されたキャリア
の内、正孔は基板に流れ基板電流となるが、電子はゲー
ト酸化膜中に捕らえられる。これらゲート酸化膜中に飛
び込み、捕らえられた電子はトランジスタのしきい値Ｖ
thを移動させまたｇm を低下させる。
くなると、ドレイン近傍の電界強度が高くなり、この電
界により加速された電子は直接ゲート酸化膜中に飛び込
んだりあるいは結晶中のシリコンと衝突して電子−正孔
対を発生させたりする。この新たに生成されたキャリア
の内、正孔は基板に流れ基板電流となるが、電子はゲー
ト酸化膜中に捕らえられる。これらゲート酸化膜中に飛
び込み、捕らえられた電子はトランジスタのしきい値Ｖ
thを移動させまたｇm を低下させる。
【０００３】上記現象はいわゆる“ホットキャリア効
果”と呼ばれるものであるが、これを緩和する手段とし
て、従来、トランジスタをＬＤＤ（Lightly Doped Drai
n ）構造とすることが行われてきた。しかしこの構造
は、ソース・ドレイン領域がゲート電極下に入り込むも
のであるため、近年のゲート酸化膜の薄膜化されたトラ
ンジスタでは、寄生容量が増大してトランジスタの高速
動作が阻害される。
果”と呼ばれるものであるが、これを緩和する手段とし
て、従来、トランジスタをＬＤＤ（Lightly Doped Drai
n ）構造とすることが行われてきた。しかしこの構造
は、ソース・ドレイン領域がゲート電極下に入り込むも
のであるため、近年のゲート酸化膜の薄膜化されたトラ
ンジスタでは、寄生容量が増大してトランジスタの高速
動作が阻害される。
【０００４】上記通常のＬＤＤ構造の欠点を解決するも
のとして、ゲート酸化膜のドレイン領域、ソース領域寄
りの部分を厚くする半導体装置の製造方法が、特開平１
−２００６６９号公報において提案されている。これ
は、バーズビークの生成過程を積極的に利用して、ゲー
ト電極の端部下面のゲート酸化膜を厚くしたものであ
る。以下、図３（ａ）〜（ｅ）を参照して上記公報にお
いて開示された従来技術について説明する。
のとして、ゲート酸化膜のドレイン領域、ソース領域寄
りの部分を厚くする半導体装置の製造方法が、特開平１
−２００６６９号公報において提案されている。これ
は、バーズビークの生成過程を積極的に利用して、ゲー
ト電極の端部下面のゲート酸化膜を厚くしたものであ
る。以下、図３（ａ）〜（ｅ）を参照して上記公報にお
いて開示された従来技術について説明する。
【０００５】まず、図３の（ａ）に示すように、ｐ型シ
リコン基板１１上に熱酸化により薄いシリコン酸化膜１
２を形成し、その上にマスク材としてシリコン窒化膜１
３を堆積し、トランジスタのソース・ドレイン領域形成
部を開口するようにパターンニングする。続いて、リン
（Ｐ）またはヒ素（Ａｓ）をイオン注入して低不純物濃
度ソース・ドレイン領域１７ａを形成する。
リコン基板１１上に熱酸化により薄いシリコン酸化膜１
２を形成し、その上にマスク材としてシリコン窒化膜１
３を堆積し、トランジスタのソース・ドレイン領域形成
部を開口するようにパターンニングする。続いて、リン
（Ｐ）またはヒ素（Ａｓ）をイオン注入して低不純物濃
度ソース・ドレイン領域１７ａを形成する。
【０００６】次に、酸素雰囲気中で熱処理を施し、図３
の（ｂ）に示すように、シリコン窒化膜１３をマスクと
して選択的にソース・ドレイン領域形成部に厚いシリコ
ン酸化膜１４を形成する。この時の熱処理により低不純
物濃度ソース・ドレイン領域１７ａは厚いシリコン酸化
膜１４の下面に広がる。その後、マスク材であるシリコ
ン窒化膜１３をウエットエッチング法にて除去し、続い
て、ゲート電極形成のために、不純物がドープされた多
結晶シリコン膜を形成し、これをパターンニングして、
図３の（ｃ）に示すように、ゲート電極１５およびその
他のパターン１５ａを形成する。
の（ｂ）に示すように、シリコン窒化膜１３をマスクと
して選択的にソース・ドレイン領域形成部に厚いシリコ
ン酸化膜１４を形成する。この時の熱処理により低不純
物濃度ソース・ドレイン領域１７ａは厚いシリコン酸化
膜１４の下面に広がる。その後、マスク材であるシリコ
ン窒化膜１３をウエットエッチング法にて除去し、続い
て、ゲート電極形成のために、不純物がドープされた多
結晶シリコン膜を形成し、これをパターンニングして、
図３の（ｃ）に示すように、ゲート電極１５およびその
他のパターン１５ａを形成する。
【０００７】次に、図３の（ｄ）に示すように、ゲート
電極１５およびその他のパターン１５ａをマスクに異方
性のドライエッチングを施し、厚いシリコン酸化膜１４
をエッチングする。続いて、図３の（ｅ）に示すよう
に、ｎ型不純物［リン（Ｐ）またはヒ素（Ａｓ）］を高
濃度にイオン注入して高不純物濃度ソース・ドレイン領
域１７ｂを形成する。
電極１５およびその他のパターン１５ａをマスクに異方
性のドライエッチングを施し、厚いシリコン酸化膜１４
をエッチングする。続いて、図３の（ｅ）に示すよう
に、ｎ型不純物［リン（Ｐ）またはヒ素（Ａｓ）］を高
濃度にイオン注入して高不純物濃度ソース・ドレイン領
域１７ｂを形成する。
【０００８】このようにして形成されたトランジスタで
は、ゲート電極端部下面におけるゲート酸化膜の厚さが
厚く形成されたことにより、ゲート電極のオーバーラッ
プ容量を低減できる。また、ドレイン近傍での高電界を
緩和し、ホットキャリアの発生を抑制して、高信頼性を
確保することができる。なお、上記の例は、サイドウォ
ール酸化膜を用いることなくＬＤＤ構造を実現するもの
であったが、ＬＤＤ構造とする必要のない場合には、ソ
ース・ドレイン領域１７ａの不純物濃度を高くし、高不
純物濃度ソース・ドレイン領域１７ｂを形成するための
イオン注入を実施しないようにすればよい。
は、ゲート電極端部下面におけるゲート酸化膜の厚さが
厚く形成されたことにより、ゲート電極のオーバーラッ
プ容量を低減できる。また、ドレイン近傍での高電界を
緩和し、ホットキャリアの発生を抑制して、高信頼性を
確保することができる。なお、上記の例は、サイドウォ
ール酸化膜を用いることなくＬＤＤ構造を実現するもの
であったが、ＬＤＤ構造とする必要のない場合には、ソ
ース・ドレイン領域１７ａの不純物濃度を高くし、高不
純物濃度ソース・ドレイン領域１７ｂを形成するための
イオン注入を実施しないようにすればよい。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＭＯＳ型半導体装置の製造方法では、厚いシリ
コン酸化膜１４のパターンを決定するシリコン窒化膜１
３のパターニングと、ゲート電極１５を形成するための
パターニングとが別個のフォトリソグラフィにより行わ
れているため、両者間に目合わせずれが発生する。その
結果、ゲート電極端部下面に厚いゲート酸化膜が形成さ
れないために所期の目的が達成できなかったり、あるい
は端部の厚いゲート酸化膜の幅が一定に形成されないた
めにトランジスタの特性にばらつきを生じたりすること
になる。この目合わせずれの問題は、半導体装置が微細
化されるに従ってより深刻になる問題である。また、上
述した従来例では、ソース・ドレイン領域１７ａを形成
した後に、厚い熱酸化膜（１４）を形成しているため、
ソース・ドレイン領域に横方向拡散が生じ、微細化され
た半導体装置を形成するのには適しないプロセスが用い
られていることになる。また、ソース・ドレイン領域の
横方向拡散が薄いゲート酸化膜下まで及ぶと、浮遊容量
の増大を招くことになる。
た従来のＭＯＳ型半導体装置の製造方法では、厚いシリ
コン酸化膜１４のパターンを決定するシリコン窒化膜１
３のパターニングと、ゲート電極１５を形成するための
パターニングとが別個のフォトリソグラフィにより行わ
れているため、両者間に目合わせずれが発生する。その
結果、ゲート電極端部下面に厚いゲート酸化膜が形成さ
れないために所期の目的が達成できなかったり、あるい
は端部の厚いゲート酸化膜の幅が一定に形成されないた
めにトランジスタの特性にばらつきを生じたりすること
になる。この目合わせずれの問題は、半導体装置が微細
化されるに従ってより深刻になる問題である。また、上
述した従来例では、ソース・ドレイン領域１７ａを形成
した後に、厚い熱酸化膜（１４）を形成しているため、
ソース・ドレイン領域に横方向拡散が生じ、微細化され
た半導体装置を形成するのには適しないプロセスが用い
られていることになる。また、ソース・ドレイン領域の
横方向拡散が薄いゲート酸化膜下まで及ぶと、浮遊容量
の増大を招くことになる。
【００１０】したがって、この発明の目的とするところ
は、ソース・ドレイン領域寄りのゲート酸化膜が部分的
に厚くなされたトランジスタを自己整合技術を適用して
形成しうるようにし、もって寄生容量が小さく高性能の
トランジスタを精度高く形成しうるようにすることであ
る。
は、ソース・ドレイン領域寄りのゲート酸化膜が部分的
に厚くなされたトランジスタを自己整合技術を適用して
形成しうるようにし、もって寄生容量が小さく高性能の
トランジスタを精度高く形成しうるようにすることであ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、半導体基板（１）上に第１の絶縁
膜（２）を成長させる工程と、前記第１の絶縁膜上にマ
スク材料（３）を堆積し該マスク材料に所定の形状の開
溝を形成する工程と、前記第１の絶縁膜（２）に前記マ
スク材料（３）の前記開溝と同一形状の開溝を形成して
前記半導体基板（１）の表面を露出させる工程と、前記
半導体基板の表面に前記第１の絶縁膜（２）より膜厚の
薄い第２の絶縁膜（４）を成長させる工程と、前記第２
の絶縁膜上に前記マスク材料の開溝を埋め込むようにゲ
ート電極の第１の部分（５）となる第１の導電膜を形成
する工程と、前記マスク材料（３）をエッチング除去す
る工程と、第２の導電膜（６ａ）を堆積し該第２の導電
膜をエッチバックして第１の導電膜（５）の側壁に第２
の導電膜からなるゲート電極の第２の部分（６）を形成
する工程と、ゲート電極の第１の部分および第２の部分
をマスクとして前記半導体基板の表面に不純物を導入し
てソース領域およびドレイン領域（７）を形成する工程
と、を有する半導体装置の製造方法が提供される。
め、本発明によれば、半導体基板（１）上に第１の絶縁
膜（２）を成長させる工程と、前記第１の絶縁膜上にマ
スク材料（３）を堆積し該マスク材料に所定の形状の開
溝を形成する工程と、前記第１の絶縁膜（２）に前記マ
スク材料（３）の前記開溝と同一形状の開溝を形成して
前記半導体基板（１）の表面を露出させる工程と、前記
半導体基板の表面に前記第１の絶縁膜（２）より膜厚の
薄い第２の絶縁膜（４）を成長させる工程と、前記第２
の絶縁膜上に前記マスク材料の開溝を埋め込むようにゲ
ート電極の第１の部分（５）となる第１の導電膜を形成
する工程と、前記マスク材料（３）をエッチング除去す
る工程と、第２の導電膜（６ａ）を堆積し該第２の導電
膜をエッチバックして第１の導電膜（５）の側壁に第２
の導電膜からなるゲート電極の第２の部分（６）を形成
する工程と、ゲート電極の第１の部分および第２の部分
をマスクとして前記半導体基板の表面に不純物を導入し
てソース領域およびドレイン領域（７）を形成する工程
と、を有する半導体装置の製造方法が提供される。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）〜（ｅ）は、本発明の第１の
実施例を説明するための主要工程における断面図を工程
順に示したものである。本実施例により、チャネル長
０．８μｍのシングルドレイン構造のｎチャネルＭＯＳ
型電界効果トランジスタが形成される。まず、図１の
（ａ）に示すように、ボロン濃度が１Ｅ１５ｃｍ-3程度
のｐ型シリコン基板１上に、Ｈ2 −Ｏ2 雰囲気にて温度
９００℃に加熱して、膜厚３０ｎｍの第１のシリコン酸
化膜２を形成する。
て説明する。図１の（ａ）〜（ｅ）は、本発明の第１の
実施例を説明するための主要工程における断面図を工程
順に示したものである。本実施例により、チャネル長
０．８μｍのシングルドレイン構造のｎチャネルＭＯＳ
型電界効果トランジスタが形成される。まず、図１の
（ａ）に示すように、ボロン濃度が１Ｅ１５ｃｍ-3程度
のｐ型シリコン基板１上に、Ｈ2 −Ｏ2 雰囲気にて温度
９００℃に加熱して、膜厚３０ｎｍの第１のシリコン酸
化膜２を形成する。
【００１３】次に、図１の（ｂ）に示すように、ＣＶＤ
（Chemical Vapor Deposition ）法にてシリコン窒化膜
３を膜厚６００ｎｍに堆積し、フォトリソグラフィ技法
および異方性ドライエッチング法を適用してトランジス
タのチャネル形成部を幅０．５μｍに開孔する。このと
き、シリコン窒化膜３のエッチング速度に対して、熱酸
化膜のエッチング速度が十分小さくなるようにエッチン
グガス、圧力、パワー等の条件を選択する必要がある。
続いて、しきい値電圧制御用の不純物として、ボロン
を、エネルギー：４０ｋｅＶ、ドーズ量：１Ｅ１２ｃｍ
-2 の条件でイオン注入する。
（Chemical Vapor Deposition ）法にてシリコン窒化膜
３を膜厚６００ｎｍに堆積し、フォトリソグラフィ技法
および異方性ドライエッチング法を適用してトランジス
タのチャネル形成部を幅０．５μｍに開孔する。このと
き、シリコン窒化膜３のエッチング速度に対して、熱酸
化膜のエッチング速度が十分小さくなるようにエッチン
グガス、圧力、パワー等の条件を選択する必要がある。
続いて、しきい値電圧制御用の不純物として、ボロン
を、エネルギー：４０ｋｅＶ、ドーズ量：１Ｅ１２ｃｍ
-2 の条件でイオン注入する。
【００１４】次に、幅０．５μｍに開孔したシリコン窒
化膜３をマスクに開孔部分の第１のシリコン酸化膜２を
ウエットエッチング法により除去する。続いて、Ｈ2 −
Ｏ2雰囲気にて、温度９００℃に加熱して、第２のシリ
コン酸化膜４を厚さ１５ｎｍに成長させる。次に、ＣＶ
Ｄ法を適用して全面に第１の多結晶シリコン膜５を膜厚
５００ｎｍに成長させ、リンを濃度１Ｅ１８〜Ｅ１９ｃ
ｍ-3程度になるまで拡散し、第１の多結晶シリコン膜５
のシート抵抗を下げる。次いで、異方性のドライエッチ
ングによりシリコン窒化膜３の表面が現れるまで第１の
多結晶シリコン膜５をエッチングをする［図１の
（ｃ）］。ここまでの工程により、シリコン窒化膜３に
形成した幅０．５μｍの開孔の形状にゲート電極の第１
の部分が形成される。
化膜３をマスクに開孔部分の第１のシリコン酸化膜２を
ウエットエッチング法により除去する。続いて、Ｈ2 −
Ｏ2雰囲気にて、温度９００℃に加熱して、第２のシリ
コン酸化膜４を厚さ１５ｎｍに成長させる。次に、ＣＶ
Ｄ法を適用して全面に第１の多結晶シリコン膜５を膜厚
５００ｎｍに成長させ、リンを濃度１Ｅ１８〜Ｅ１９ｃ
ｍ-3程度になるまで拡散し、第１の多結晶シリコン膜５
のシート抵抗を下げる。次いで、異方性のドライエッチ
ングによりシリコン窒化膜３の表面が現れるまで第１の
多結晶シリコン膜５をエッチングをする［図１の
（ｃ）］。ここまでの工程により、シリコン窒化膜３に
形成した幅０．５μｍの開孔の形状にゲート電極の第１
の部分が形成される。
【００１５】次に、図１の（ｄ）に示すように、マスク
として用いたシリコン窒化膜３をウエットエッチングに
より除去し、次いで、再びＣＶＤ法を適用して全面に第
２の多結晶シリコン膜６ａを厚さ５００ｎｍに成長さ
せ、リンを濃度１Ｅ１８〜Ｅ１９ｃｍ-3程度になるまで
拡散する。
として用いたシリコン窒化膜３をウエットエッチングに
より除去し、次いで、再びＣＶＤ法を適用して全面に第
２の多結晶シリコン膜６ａを厚さ５００ｎｍに成長さ
せ、リンを濃度１Ｅ１８〜Ｅ１９ｃｍ-3程度になるまで
拡散する。
【００１６】次に、異方性のドライエッチングにより第
１の多結晶シリコン膜５の表面が現れるまで第２の多結
晶シリコン膜６ａをエッチングして、図１の（ｅ）に示
すように、第１の多結晶シリコン膜５の両側面にサイド
ウォール状の多結晶シリコン膜６を形成する。これによ
り、ゲート電極の第１の部分（５）の両側に、ゲート電
極の第２の部分となる第２の多結晶シリコン膜６が片側
０．１５μｍずつ形成される。よって、この第２の多結
晶シリコン膜６と第１の多結晶シリコン膜５とによりチ
ャネル長が０．８μｍのゲート電極が形成されたことに
なる。続いて、第１の多結晶シリコン膜５およびサイド
ウォール状に形成された第２の多結晶シリコン膜６をマ
スクに、ヒ素を、加速エネルギー：７０ｋｅＶ、ドーズ
量：５Ｅ１５ｃｍ-2 の条件でイオン注入し、８００〜
９００℃程度の温度ででアニールを行って、ソース・ド
レイン領域７を形成する。その後、図には示さないが、
層間絶縁膜形成、コンタクトホール開孔、配線工程等の
諸工程を経て半導体装置の製造が完了する。
１の多結晶シリコン膜５の表面が現れるまで第２の多結
晶シリコン膜６ａをエッチングして、図１の（ｅ）に示
すように、第１の多結晶シリコン膜５の両側面にサイド
ウォール状の多結晶シリコン膜６を形成する。これによ
り、ゲート電極の第１の部分（５）の両側に、ゲート電
極の第２の部分となる第２の多結晶シリコン膜６が片側
０．１５μｍずつ形成される。よって、この第２の多結
晶シリコン膜６と第１の多結晶シリコン膜５とによりチ
ャネル長が０．８μｍのゲート電極が形成されたことに
なる。続いて、第１の多結晶シリコン膜５およびサイド
ウォール状に形成された第２の多結晶シリコン膜６をマ
スクに、ヒ素を、加速エネルギー：７０ｋｅＶ、ドーズ
量：５Ｅ１５ｃｍ-2 の条件でイオン注入し、８００〜
９００℃程度の温度ででアニールを行って、ソース・ド
レイン領域７を形成する。その後、図には示さないが、
層間絶縁膜形成、コンタクトホール開孔、配線工程等の
諸工程を経て半導体装置の製造が完了する。
【００１７】以上説明したように、本発明によるゲート
電極端部下面のゲート酸化膜を部分的に厚くしたトラン
ジスタを有する半導体装置の製造方法によれば、薄いゲ
ート酸化膜と厚いゲート酸化膜、そしてその上部に位置
するゲート電極全てが自己整合的に形成されるので、目
合わせずれが生じることがない。そして、トランジスタ
を形成するのに要するフォトリソグラフィ工程が１回で
済む本発明の方法は、２回のフォトマスク工程を必要と
する従来例に対して大きな利点を持つ。また、本発明に
よれば、トランジスタのしきい値を制御するチャネルド
ーピングを特別なマスクを使用することなくチャネル部
のみに実施することができる。さらに、本発明の製造方
法によれば、ソース・ドレイン領域形成後に高温の熱処
理を施すことがないので、ソース・ドレイン領域を精度
よく形成することができ、集積回路の高密度化に好都合
である。また、ソース・ドレイン領域がゲート電極下に
大きく侵入することがないので、浮遊容量の増大を防止
することができる。
電極端部下面のゲート酸化膜を部分的に厚くしたトラン
ジスタを有する半導体装置の製造方法によれば、薄いゲ
ート酸化膜と厚いゲート酸化膜、そしてその上部に位置
するゲート電極全てが自己整合的に形成されるので、目
合わせずれが生じることがない。そして、トランジスタ
を形成するのに要するフォトリソグラフィ工程が１回で
済む本発明の方法は、２回のフォトマスク工程を必要と
する従来例に対して大きな利点を持つ。また、本発明に
よれば、トランジスタのしきい値を制御するチャネルド
ーピングを特別なマスクを使用することなくチャネル部
のみに実施することができる。さらに、本発明の製造方
法によれば、ソース・ドレイン領域形成後に高温の熱処
理を施すことがないので、ソース・ドレイン領域を精度
よく形成することができ、集積回路の高密度化に好都合
である。また、ソース・ドレイン領域がゲート電極下に
大きく侵入することがないので、浮遊容量の増大を防止
することができる。
【００１８】次に、図２の（ａ）〜（ｄ）を参照して本
発明の第２の実施例について説明する。この第２の実施
例では、チャネル長が０．５μｍでＬＤＤ構造のｎチャ
ネルＭＯＳ型トランジスタの製造方法が示される。図２
の（ａ）は、図１の（ｃ）に示す工程が終了し、さらに
シリコン窒化膜３をウエットエッチングした後の状態を
示す図であるが、ここまでの工程は先の実施例の場合と
同様であるので、説明を簡略化するためにこの状態から
の工程について説明する。
発明の第２の実施例について説明する。この第２の実施
例では、チャネル長が０．５μｍでＬＤＤ構造のｎチャ
ネルＭＯＳ型トランジスタの製造方法が示される。図２
の（ａ）は、図１の（ｃ）に示す工程が終了し、さらに
シリコン窒化膜３をウエットエッチングした後の状態を
示す図であるが、ここまでの工程は先の実施例の場合と
同様であるので、説明を簡略化するためにこの状態から
の工程について説明する。
【００１９】図２の（ｂ）に示すように、第１の多結晶
シリコン膜５をマスクとして、リンを、加速エネルギ
ー：４０ｋｅＶ、ドーズ量１Ｅ１４ｃｍ-2 の条件でイ
オン注入して低不純物濃度ソース・ドレイン領域７ａを
形成する。次に、図２の（ｃ）に示すように、ＣＶＤ法
を適用して全面に第２の多結晶シリコン膜６ａを厚さ５
００ｎｍに成長させ、リンを濃度１Ｅ１８〜Ｅ１９ｃｍ
-3程度になるまで拡散する。
シリコン膜５をマスクとして、リンを、加速エネルギ
ー：４０ｋｅＶ、ドーズ量１Ｅ１４ｃｍ-2 の条件でイ
オン注入して低不純物濃度ソース・ドレイン領域７ａを
形成する。次に、図２の（ｃ）に示すように、ＣＶＤ法
を適用して全面に第２の多結晶シリコン膜６ａを厚さ５
００ｎｍに成長させ、リンを濃度１Ｅ１８〜Ｅ１９ｃｍ
-3程度になるまで拡散する。
【００２０】次に、異方性のドライエッチングにより第
１の多結晶シリコン膜５の表面が現れるまで第２の多結
晶シリコン膜６ａをエッチングして、図２の（ｄ）に示
すように、第１の多結晶シリコン膜５の両側面に厚さ
０．１５μｍのサイドウォール状の多結晶シリコン膜６
を形成する。続いて、第１の多結晶シリコン膜５および
サイドウォール状に形成された第２の多結晶シリコン膜
６をマスクに、ヒ素を、加速エネルギー：７０ｋｅＶ、
ドーズ量：５Ｅ１５ｃｍ-2 の条件でイオン注入し、８
００〜９００℃程度の温度でアニールを行って、高不純
物濃度ソース・ドレイン領域７ｂを形成する。その後、
図には示さないが、層間絶縁膜形成、コンタクトホール
開孔、配線工程等の諸工程を実施する。
１の多結晶シリコン膜５の表面が現れるまで第２の多結
晶シリコン膜６ａをエッチングして、図２の（ｄ）に示
すように、第１の多結晶シリコン膜５の両側面に厚さ
０．１５μｍのサイドウォール状の多結晶シリコン膜６
を形成する。続いて、第１の多結晶シリコン膜５および
サイドウォール状に形成された第２の多結晶シリコン膜
６をマスクに、ヒ素を、加速エネルギー：７０ｋｅＶ、
ドーズ量：５Ｅ１５ｃｍ-2 の条件でイオン注入し、８
００〜９００℃程度の温度でアニールを行って、高不純
物濃度ソース・ドレイン領域７ｂを形成する。その後、
図には示さないが、層間絶縁膜形成、コンタクトホール
開孔、配線工程等の諸工程を実施する。
【００２１】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の範囲内において各種
の変更が可能である。例えば、ゲート電極をポリサイド
構造のものとすることができる。また、本発明は、導電
型を実施例の逆にしたｐチャネル型トランジスタに適用
することができ、さらにＣＭＯＳ型半導体装置にも適用
することができる。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の範囲内において各種
の変更が可能である。例えば、ゲート電極をポリサイド
構造のものとすることができる。また、本発明は、導電
型を実施例の逆にしたｐチャネル型トランジスタに適用
することができ、さらにＣＭＯＳ型半導体装置にも適用
することができる。
【００２２】
【発明の効果】以上説明したように、本発明によるゲー
ト電極端部下面のゲート酸化膜の厚さを部分的に厚くし
たトランジスタを有する半導体装置の製造方法によれ
ば、トランジスタの各部のパターンがシリコン窒化膜３
の開孔パターンによって決定され、薄いゲート酸化膜と
厚いゲート酸化膜、その上部に位置するゲート電極およ
びソース・ドレイン領域の全てが自己整合的に形成され
るため、目合わせずれの発生を回避することができる。
そして、フォトリソグラフィ工程が少なくなったことに
より工程の簡素化と製造コストの削減を図ることができ
る。すなわち、本発明によれば、ドレイン近傍での高電
界を緩和してホットキャリアの発生を抑制した半導体装
置を高精度にかつローコストで製造することができる。
ト電極端部下面のゲート酸化膜の厚さを部分的に厚くし
たトランジスタを有する半導体装置の製造方法によれ
ば、トランジスタの各部のパターンがシリコン窒化膜３
の開孔パターンによって決定され、薄いゲート酸化膜と
厚いゲート酸化膜、その上部に位置するゲート電極およ
びソース・ドレイン領域の全てが自己整合的に形成され
るため、目合わせずれの発生を回避することができる。
そして、フォトリソグラフィ工程が少なくなったことに
より工程の簡素化と製造コストの削減を図ることができ
る。すなわち、本発明によれば、ドレイン近傍での高電
界を緩和してホットキャリアの発生を抑制した半導体装
置を高精度にかつローコストで製造することができる。
【００２３】さらに、本発明の製造方法によれば、ソー
ス・ドレイン領域形成後に高温の熱処理を施すことがな
いので、ソース・ドレイン領域を精度よく形成すること
ができ、集積回路の高密度化に好都合な製造方法を提供
することができる。また、ソース・ドレイン領域がゲー
ト電極下に大きく侵入することがないので、浮遊容量の
増大を防止することができる。
ス・ドレイン領域形成後に高温の熱処理を施すことがな
いので、ソース・ドレイン領域を精度よく形成すること
ができ、集積回路の高密度化に好都合な製造方法を提供
することができる。また、ソース・ドレイン領域がゲー
ト電極下に大きく侵入することがないので、浮遊容量の
増大を防止することができる。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程断面図。
めの工程断面図。
【図２】本発明の第２の実施例の製造方法を説明するた
めの工程断面図。
めの工程断面図。
【図３】従来例の製造方法を説明するための工程断面
図。
図。
１、１１ ｐ型シリコン基板 ２ 第１のシリコン酸化膜 １２ 薄いシリコン酸化膜 ３、１３ シリコン窒化膜 ４ 第２のシリコン酸化膜 １４ 厚いシリコン酸化膜 ５ 第１の多結晶シリコン膜 １５ ゲート電極 １５ａ その他のパターン ６、６ａ 第２の多結晶シリコン膜 ７ ソース・ドレイン領域 ７ａ、１７ａ 低不純物濃度ソース・ドレイン領域 ７ｂ、１７ｂ 高不純物濃度ソース・ドレイン領域
Claims (4)
- 【請求項１】 第１導電型の半導体基板上に第１の絶縁
膜を成長させる工程と、前記第１の絶縁膜上にマスク材
料を堆積し該マスク材料に所定の形状の開溝を形成する
工程と、前記第１の絶縁膜に前記マスク材料の前記開溝
と同一形状の開溝を形成して前記半導体基板の表面を露
出させる工程と、前記半導体基板の表面に前記第１の絶
縁膜より膜厚の薄い第２の絶縁膜を成長させる工程と、
前記第２の絶縁膜上に前記マスク材料の開溝を埋め込む
ようにゲート電極の第１の部分となる第１の導電膜を形
成する工程と、前記マスク材料をエッチング除去する工
程と、第２の導電膜を堆積し該第２の導電膜をエッチバ
ックして第１の導電膜の側壁に第２の導電膜からなるゲ
ート電極の第２の部分を形成する工程と、ゲート電極の
第１の部分および第２の部分をマスクとして前記半導体
基板の表面に第２導電型の不純物を導入してソース・ド
レイン領域を形成する工程と、を有する半導体装置の製
造方法。 - 【請求項２】 第１導電型の半導体基板上に第１の絶縁
膜を成長させる工程と、前記第１の絶縁膜上にマスク材
料を堆積し該マスク材料に所定の形状の開溝を形成する
工程と、前記第１の絶縁膜に前記マスク材料の前記開溝
と同一形状の開溝を形成して前記半導体基板の表面を露
出させる工程と、前記半導体基板の表面に前記第１の絶
縁膜より膜厚の薄い第２の絶縁膜を成長させる工程と、
前記第２の絶縁膜上に前記マスク材料の開溝を埋め込む
ようにゲート電極の第１の部分となる第１の導電膜を形
成する工程と、前記マスク材料をエッチング除去する工
程と、前記第１の導電膜をマスクとして前記半導体基板
の表面に第２導電型の不純物を導入して低不純物濃度の
ソース・ドレイン領域を形成する工程と、第２の導電膜
を堆積し該第２の導電膜をエッチバックして第１の導電
膜の側壁に第２の導電膜からなるゲート電極の第２の部
分を形成する工程と、ゲート電極の第１の部分および第
２の部分をマスクとして前記半導体基板の表面に第２導
電型の不純物を導入して高不純物濃度のソース・ドレイ
ン領域を形成する工程と、を有する半導体装置の製造方
法。 - 【請求項３】 第１導電型の半導体基板上に熱酸化法に
より第１の酸化膜を成長させる工程と、前記第１の酸化
膜上にシリコン窒化膜を堆積し該シリコン窒化膜に所定
の形状の開溝を形成する工程と、前記第１の酸化膜を前
記シリコン窒化膜をマスクとしてエッチングして前記半
導体基板の表面を露出させる開溝を形成する工程と、前
記半導体基板の表面に熱酸化法により前記第１の酸化膜
より膜厚の薄い第２の酸化膜を成長させる工程と、ドー
プト多結晶シリコンからなる第１の導電膜を堆積しこれ
を前記第１の酸化膜および前記シリコン窒化膜の開溝内
のみに残すようにエッチバックしてゲート電極の第１の
部分を形成する工程と、前記シリコン窒化膜をエッチン
グ除去する工程と、ドープト多結晶シリコンからなる第
２の導電膜を堆積し該第２の導電膜をエッチバックして
前記ゲート電極の第１の部分の側壁に第２の導電膜から
なるゲート電極の第２の部分を形成する工程と、ゲート
電極の第１の部分および第２の部分をマスクとして前記
半導体基板の表面に第２導電型の不純物を導入してソー
ス・ドレイン領域を形成する工程と、を有する半導体装
置の製造方法。 - 【請求項４】 第１導電型の半導体基板上に熱酸化法に
より第１の酸化膜を成長させる工程と、前記第１の酸化
膜上にシリコン窒化膜を堆積し該シリコン窒化膜に所定
の形状の開溝を形成する工程と、前記第１の酸化膜を前
記シリコン窒化膜をマスクとしてエッチングして前記半
導体基板の表面を露出させる開溝を形成する工程と、前
記半導体基板の表面に熱酸化法により前記第１の酸化膜
より膜厚の薄い第２の酸化膜を成長させる工程と、ドー
プト多結晶シリコンからなる第１の導電膜を堆積しこれ
を前記第１の酸化膜および前記シリコン窒化膜の開溝内
のみに残すようにエッチバックしてゲート電極の第１の
部分を形成する工程と、前記シリコン窒化膜をエッチン
グ除去する工程と、前記ゲート電極の第１の部分をマス
クとして前記半導体基板の表面に第２導電型の不純物を
導入して低不純物濃度のソース・ドレイン領域を形成す
る工程と、ドープト多結晶シリコンからなる第２の導電
膜を堆積し該第２の導電膜をエッチバックして前記ゲー
ト電極の第１の部分の側壁に第２の導電膜からなるゲー
ト電極の第２の部分を形成する工程と、ゲート電極の第
１の部分および第２の部分をマスクとして前記半導体基
板の表面に第２導電型の不純物を導入して高不純物濃度
のソース・ドレイン領域を形成する工程と、を有する半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171092A JPH0778979A (ja) | 1993-06-17 | 1993-06-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171092A JPH0778979A (ja) | 1993-06-17 | 1993-06-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778979A true JPH0778979A (ja) | 1995-03-20 |
Family
ID=15916844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5171092A Pending JPH0778979A (ja) | 1993-06-17 | 1993-06-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778979A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0856892A3 (en) * | 1997-01-30 | 1999-07-14 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| KR20000003479A (ko) * | 1998-06-29 | 2000-01-15 | 김영환 | 반도체 소자의 게이트전극 형성방법 |
| KR100427570B1 (ko) * | 1997-03-28 | 2004-10-14 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치및그제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0443648A (ja) * | 1990-06-09 | 1992-02-13 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
-
1993
- 1993-06-17 JP JP5171092A patent/JPH0778979A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0443648A (ja) * | 1990-06-09 | 1992-02-13 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0856892A3 (en) * | 1997-01-30 | 1999-07-14 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| KR100427570B1 (ko) * | 1997-03-28 | 2004-10-14 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치및그제조방법 |
| KR20000003479A (ko) * | 1998-06-29 | 2000-01-15 | 김영환 | 반도체 소자의 게이트전극 형성방법 |
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