JPH0399509A - 移相器 - Google Patents
移相器Info
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- JPH0399509A JPH0399509A JP23603989A JP23603989A JPH0399509A JP H0399509 A JPH0399509 A JP H0399509A JP 23603989 A JP23603989 A JP 23603989A JP 23603989 A JP23603989 A JP 23603989A JP H0399509 A JPH0399509 A JP H0399509A
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- Japan
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- phase shifter
- capacitor
- hpf
- switch
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、移相器の反射特性の改善に関するものであ
る。
る。
第６図は２例えば、 Ｃ０Ｗ、 ｆｌｕｃｋｌｉｎｇ
、＠５−ＢａｎｄＰｈａｓｅ ５ｈｉｆｔｅｒ ｕｓｉ
ｎｇ Ｍｏｎｏｌｉｔｈｉｃ ＧａＡｅ ０ｉ−ｒｃｕ
ｉｔｓ ’１ＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａ’ｌ
Ｅｌｏｌｉｄ−ＢｔａｔｅＣｌｒｃｕｉｔ Ｃ！ｏｎｆ
ｅｒｅｎｃｅ ｊ９８２ ＰＦ、 １３４−１３５に示
された従来の移相器を示す回路構成図である。
、＠５−ＢａｎｄＰｈａｓｅ ５ｈｉｆｔｅｒ ｕｓｉ
ｎｇ Ｍｏｎｏｌｉｔｈｉｃ ＧａＡｅ ０ｉ−ｒｃｕ
ｉｔｓ ’１ＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａ’ｌ
Ｅｌｏｌｉｄ−ＢｔａｔｅＣｌｒｃｕｉｔ Ｃ！ｏｎｆ
ｅｒｅｎｃｅ ｊ９８２ ＰＦ、 １３４−１３５に示
された従来の移相器を示す回路構成図である。
図において、（１）は入力端子、（２）は第１のＦＥＴ
。
。
（３） （４１（５）はそれぞれ第１のＩＦ Ｅｔ Ｔ
（２）の第１のドレイン電極、第１のソース電極、第
１のゲート電極。
（２）の第１のドレイン電極、第１のソース電極、第
１のゲート電極。
（６）は第２の７１！！ Ｔ、 （７１（８１（９）は
第２のＦ Ｅ Ｔ （６１の第２のドレイン電極、第２
のソース電極、第２のゲート電極、ａ・は入力端子（１
）に接続された第１のＦＦ１Ｔ＋２）および第２のＩＰ
Ｅ Ｔ ｆ６）から構成された第１の単極双投スイッ
チ（以下、ＥＩＰＤＴスイッチと略称する。）、（１υ
は出力端子、１３は第３のＦ ＥＩ Ｔ。
第２のＦ Ｅ Ｔ （６１の第２のドレイン電極、第２
のソース電極、第２のゲート電極、ａ・は入力端子（１
）に接続された第１のＦＦ１Ｔ＋２）および第２のＩＰ
Ｅ Ｔ ｆ６）から構成された第１の単極双投スイッ
チ（以下、ＥＩＰＤＴスイッチと略称する。）、（１υ
は出力端子、１３は第３のＦ ＥＩ Ｔ。
Ｃ３Ｈ（１！９はそれぞれ第３のＦ１１ｉＴαりの第３
のドレイン電極、第３のソース電極、第３のゲート電極
。
のドレイン電極、第３のソース電極、第３のゲート電極
。
住ｅは第４のＦＩＴ、αηα樽α傍は第４のＦ Ｋ Ｔ
（ｌｌの第４のドレイン電極、第４のソース電極、第
４のゲート電極、（４）は出力端子Ｃ１１）に接続され
た第３のＦ１１ｆＴα２および第４のＦＩＴＱｅから構
成された第２のＦ Ｋ Ｔ Ｈから構成された第２の８
ＰＤＴスイツチ、Ｑυは第１のＰＥｉ Ｔ （２＋の第
１のソース電極（４）と第３のＦＩＴＱりの第３のソー
ス成極ａ−との間に接続されている第１のインダクタ用
線路、ｒ２２Ｊは接地用導体、 （２３ａ） （２５
ｂ）は一端が第１のインダクタ用線路Ｉ２υに接続され
、他端が接地用導体（２）に接続されている第１のキャ
パシタ、 （２４ａ） （２４ｂ）は第２のＦ Ｅｌ
！ Ｔ （６）の第２のソース電極（８）と第４のＦＩ
ＴＱ碌の第４のノース１極（１１との間に直列に接続さ
れている第２のキャパシタ、１２！９は一端が第２のキ
ャパシタ（２４ａ） （２４ｂ）の中間点に接続され、
他端が接地用導体＠に接続されている第２のイ／ダクタ
用線路、 （２６ａ） 〜（２６ｄ）は第１．第２．
第３゜および、第４のバイアス端子、 （２７ａ）〜
（２７ｄ）はバイアス用線路、 （２８ａ）〜（２８
ｄ）は一端がそれぞれバイアス用線路（２７ａ）〜（２
７ｄ）を介して第１゜第２．第３．および、第４のバイ
アス端子（２６ａ）〜（２６ｄ）に接続され、他端がそ
れぞれ接地用導体＠に接続されているバイアス回路用キ
ャパシタ。
（ｌｌの第４のドレイン電極、第４のソース電極、第
４のゲート電極、（４）は出力端子Ｃ１１）に接続され
た第３のＦ１１ｆＴα２および第４のＦＩＴＱｅから構
成された第２のＦ Ｋ Ｔ Ｈから構成された第２の８
ＰＤＴスイツチ、Ｑυは第１のＰＥｉ Ｔ （２＋の第
１のソース電極（４）と第３のＦＩＴＱりの第３のソー
ス成極ａ−との間に接続されている第１のインダクタ用
線路、ｒ２２Ｊは接地用導体、 （２３ａ） （２５
ｂ）は一端が第１のインダクタ用線路Ｉ２υに接続され
、他端が接地用導体（２）に接続されている第１のキャ
パシタ、 （２４ａ） （２４ｂ）は第２のＦ Ｅｌ
！ Ｔ （６）の第２のソース電極（８）と第４のＦＩ
ＴＱ碌の第４のノース１極（１１との間に直列に接続さ
れている第２のキャパシタ、１２！９は一端が第２のキ
ャパシタ（２４ａ） （２４ｂ）の中間点に接続され、
他端が接地用導体＠に接続されている第２のイ／ダクタ
用線路、 （２６ａ） 〜（２６ｄ）は第１．第２．
第３゜および、第４のバイアス端子、 （２７ａ）〜
（２７ｄ）はバイアス用線路、 （２８ａ）〜（２８
ｄ）は一端がそれぞれバイアス用線路（２７ａ）〜（２
７ｄ）を介して第１゜第２．第３．および、第４のバイ
アス端子（２６ａ）〜（２６ｄ）に接続され、他端がそ
れぞれ接地用導体＠に接続されているバイアス回路用キ
ャパシタ。
（２９ａ）〜（２９ｄ）は一端がそれぞれ第１のゲート
電極（５）、第２のゲート電極（９）、第３のゲート電
極α９゜および、第４のゲート電極０に接続され、他端
がそれぞれバイアス回路用キャパシタ（２８ａ）〜（２
＆ｌ）に接続されているバイアス抵抗、（至）は上記の
回路がマイクロ波ＩＣとして形成されている半導体基板
である。ここで、第１のゲート電極（５）、第２のゲー
ト電極（９）ｌ 第３のゲー ト電極０り、および、第
４のゲート電極０！１には第１．第２．第３．および。
電極（５）、第２のゲート電極（９）、第３のゲート電
極α９゜および、第４のゲート電極０に接続され、他端
がそれぞれバイアス回路用キャパシタ（２８ａ）〜（２
＆ｌ）に接続されているバイアス抵抗、（至）は上記の
回路がマイクロ波ＩＣとして形成されている半導体基板
である。ここで、第１のゲート電極（５）、第２のゲー
ト電極（９）ｌ 第３のゲー ト電極０り、および、第
４のゲート電極０！１には第１．第２．第３．および。
第４のバイアス端子（２６ａ）〜（２６ｄ）を介してバ
イアス電圧が印加されるか、この際に必要なり ＣＩＪ
ターン回路は、ここでは図示を省略している。また、第
１のインダクタ回線路Ｃυと第１のキャパシタ（２３ａ
） （２３ｂ）とで、低域通過形フィルタ１０ （以下
、ＬＰＦと略称する。）が形成されておシ、第２のキャ
パシタ（２４ａ） （２４ｂ）と第２のインダクタ用線
路（ト）とで高域通過形フィルタ０２（以下、ＨＰＦと
略称する。）が形成されている。また、ここで。
イアス電圧が印加されるか、この際に必要なり ＣＩＪ
ターン回路は、ここでは図示を省略している。また、第
１のインダクタ回線路Ｃυと第１のキャパシタ（２３ａ
） （２３ｂ）とで、低域通過形フィルタ１０ （以下
、ＬＰＦと略称する。）が形成されておシ、第２のキャ
パシタ（２４ａ） （２４ｂ）と第２のインダクタ用線
路（ト）とで高域通過形フィルタ０２（以下、ＨＰＦと
略称する。）が形成されている。また、ここで。
Ｔ、ＰＦ’、ＨＰＦは、ともて所要の周波数を通過帯域
とするようＫして、上記各リアクタンス素子の素子値が
設定されている。
とするようＫして、上記各リアクタンス素子の素子値が
設定されている。
次に動作について説明する。
第７図は上記従来の移相器の動作原理を説明するだめの
模式図であυ、（１）顛αυｍｃｉυ０２は第６図に示
したものと同一のものである。従来の移相器は上尾のよ
うに構成され、ＬＰＦＣ１υの通過帯域において位相遅
れが生じ、 ＨＰＦＴ３３の通過帯域において位相進
みか生じることを利用し、１を波伝搬経路を図示のよう
にｌ１ＦＦＣ３υ側またはＨＰＦ’０３側へと切シ替え
ることにより、所要の移相量を得るものである。なお、
ここで第１のＥＩＰＤＴスイッチα口に加え第２の５Ｐ
ＤＴスイツチ（至）を設けることによシ、移相器を構成
している回路素子と移相器が挿入された外部回路との分
離を完全に行い、互いに影響なく動作させるようにした
ものである。
模式図であυ、（１）顛αυｍｃｉυ０２は第６図に示
したものと同一のものである。従来の移相器は上尾のよ
うに構成され、ＬＰＦＣ１υの通過帯域において位相遅
れが生じ、 ＨＰＦＴ３３の通過帯域において位相進
みか生じることを利用し、１を波伝搬経路を図示のよう
にｌ１ＦＦＣ３υ側またはＨＰＦ’０３側へと切シ替え
ることにより、所要の移相量を得るものである。なお、
ここで第１のＥＩＰＤＴスイッチα口に加え第２の５Ｐ
ＤＴスイツチ（至）を設けることによシ、移相器を構成
している回路素子と移相器が挿入された外部回路との分
離を完全に行い、互いに影響なく動作させるようにした
ものである。
また、第８図は第６図に示した従来の移相器の等価回路
図であ９９図中の各符号は第６図と同一のものを示す。
図であ９９図中の各符号は第６図と同一のものを示す。
図において、第１のＦ Ｅ Ｔ （２）の第１のゲート
電極（５）と第３のＦＩＴＱ２の第３のゲート電極α９
とに印加するバイアス電圧をＯｖとし。
電極（５）と第３のＦＩＴＱ２の第３のゲート電極α９
とに印加するバイアス電圧をＯｖとし。
第２のＦ Ｅ Ｔ （６１の第２のゲート電極（９）と
第４のＦｌｎＴａ［９の第４のゲート電極ａ９とに印加
するバイアス電圧をピンチオフ電圧とした場合について
説明する。この場合には、第１のＦ Ｅ Ｔ （２１と
第３のＦＫＴ１１３には電流が流れ１等価的に抵抗で表
すことができ、第２のＦ ＨＴ （６）と第４のＦ’
１！ｉ Ｔ （ｉ５には空乏層ができて電流が遮断され
１等価的にキャパシタで表すことができる。従って、所
要の周波数において上記キャパシタが呈するインピーダ
ンスを十分大きくシ、かつ、上記抵抗の値を十分小さく
するように設定しておくと、第１の８ＰＤＴスイツチα
１と第２のＳ ＰＤＴスイッチ（１）がＬＰＩＩ’（ｉ
υ側に切シ換えられていることと等価となｐ、 Ｉ、
ＰＦＯｖ側が通過状態、ＨＰＦＱ３側が遮断状態となる
。
第４のＦｌｎＴａ［９の第４のゲート電極ａ９とに印加
するバイアス電圧をピンチオフ電圧とした場合について
説明する。この場合には、第１のＦ Ｅ Ｔ （２１と
第３のＦＫＴ１１３には電流が流れ１等価的に抵抗で表
すことができ、第２のＦ ＨＴ （６）と第４のＦ’
１！ｉ Ｔ （ｉ５には空乏層ができて電流が遮断され
１等価的にキャパシタで表すことができる。従って、所
要の周波数において上記キャパシタが呈するインピーダ
ンスを十分大きくシ、かつ、上記抵抗の値を十分小さく
するように設定しておくと、第１の８ＰＤＴスイツチα
１と第２のＳ ＰＤＴスイッチ（１）がＬＰＩＩ’（ｉ
υ側に切シ換えられていることと等価となｐ、 Ｉ、
ＰＦＯｖ側が通過状態、ＨＰＦＱ３側が遮断状態となる
。
この場合には、入力端子（１）から入射した電波は。
ＬＰＦ（ｌυを通過することによシ９位相遅れを生じて
出力端子（１１＋にあられれる。一方、４個のＦＩＴに
印加するバイアスジ圧を上記と逆転し、第１のＦ Ｋ
Ｔ （２１の第１のゲート電極（５）と第３のＦＩＴ住
りの第３のゲート［極ａｅとに印加するバイアス電圧を
ピンチオフ電圧とし、第２のＸＰ ＨＴ （６）の第２
のゲート電極（９）と第４のＦＥＥＴαｅの第１のゲー
ト電極（ＩＩとに印加するバイアス電圧をＯＶとすると
。
出力端子（１１＋にあられれる。一方、４個のＦＩＴに
印加するバイアスジ圧を上記と逆転し、第１のＦ Ｋ
Ｔ （２１の第１のゲート電極（５）と第３のＦＩＴ住
りの第３のゲート［極ａｅとに印加するバイアス電圧を
ピンチオフ電圧とし、第２のＸＰ ＨＴ （６）の第２
のゲート電極（９）と第４のＦＥＥＴαｅの第１のゲー
ト電極（ＩＩとに印加するバイアス電圧をＯＶとすると
。
上述の場合とは逆に、第１の８ＦＤ？スイツチ（１１）
と第２の５ＰＤＴスイツチ翰がＨＰＦ（至）側に切シ換
えられていることと等価とな勺、ＬＰＰＣＩυ側が遮断
状態、ＨＰＦ（至）側が通過状態となる。この場合には
、入力端子＋１１から入射した電波は、ＨＰＦ（至）を
通過することによシ２位相進みを生じて出力端子αυに
あられれる。従って、従来の移相器では。
と第２の５ＰＤＴスイツチ翰がＨＰＦ（至）側に切シ換
えられていることと等価とな勺、ＬＰＰＣＩυ側が遮断
状態、ＨＰＦ（至）側が通過状態となる。この場合には
、入力端子＋１１から入射した電波は、ＨＰＦ（至）を
通過することによシ２位相進みを生じて出力端子αυに
あられれる。従って、従来の移相器では。
４個のＰＥＴに印加するバイアス電圧を切シ換えて、第
１の５ＰＤＴスイツチα１と第２の５ＰＩ）Ｔスイッチ
（１）を切シ換えることによシ、入出力端子間の移相１
を変えることができる。
１の５ＰＤＴスイツチα１と第２の５ＰＩ）Ｔスイッチ
（１）を切シ換えることによシ、入出力端子間の移相１
を変えることができる。
以上のように、この種の移相器は、 Ｉ、ＰＦ（ｌυ
側とＨＰＩＦ（至）側との電波伝搬経路の切シ換えによ
り２通シの通過位相差が得られるものであシ、この移相
器を多段に縦続接続することによシ所要の移相量を実現
できる。
側とＨＰＩＦ（至）側との電波伝搬経路の切シ換えによ
り２通シの通過位相差が得られるものであシ、この移相
器を多段に縦続接続することによシ所要の移相量を実現
できる。
第９図は例えば上記移相器を２段縦続接続した２ビツト
移相器を示す構成説明図であ担（５Ｓａ）はＩ、ＰＦ！
η側の通過位相差が一４５度、ＨＰＩＦ（至）側の通過
位相差が＋４５度の第１の移相器、 （３３ｂ）はＬＰ
ＦＣ３υ側の通過位相差が一９０度、ＨＰＰ＠側の通過
位相差が＋９０度の第２の移相器、（ロ）は第１の移相
器（５５ａ）と第２の移相器（５３１））を接続する線
路、その他のものは第１図に示したものと同様のもので
ある。図において、第１の移相器（３３ａ）の第１の５
ＰＤＴスイツチα呻と第２の５ＰＤＴスイツチ（１）は
Ｌ Ｐ Ｆ ０１）側、第２の移相器（３３ｂ）と第１
の８ＰＤＴスイツチ員と第２のＥＩＰＩＩＴスイッチ（
１）はＨＰＦ（至）側に切シ換えられておル、入出力端
子間の通過位相差が＋４５度となっている場合を示して
いる。なお、第１の移相器（１５ａ）の第１の８ＰＤＴ
スイツチａ〔と第２の５ＰＤＴスイツチ（至）、および
、第２の移相器（５ｓｂ）の第１の５ＰＤＴスイツチＯ
１と第２のＢ Ｆ Ｄ 、Ｔスイッチ（２）の切シ換え
によシ、入出力端子間の通過位相差は一４５度、＋１３
５度、−１３５度が得られる。
移相器を示す構成説明図であ担（５Ｓａ）はＩ、ＰＦ！
η側の通過位相差が一４５度、ＨＰＩＦ（至）側の通過
位相差が＋４５度の第１の移相器、 （３３ｂ）はＬＰ
ＦＣ３υ側の通過位相差が一９０度、ＨＰＰ＠側の通過
位相差が＋９０度の第２の移相器、（ロ）は第１の移相
器（５５ａ）と第２の移相器（５３１））を接続する線
路、その他のものは第１図に示したものと同様のもので
ある。図において、第１の移相器（３３ａ）の第１の５
ＰＤＴスイツチα呻と第２の５ＰＤＴスイツチ（１）は
Ｌ Ｐ Ｆ ０１）側、第２の移相器（３３ｂ）と第１
の８ＰＤＴスイツチ員と第２のＥＩＰＩＩＴスイッチ（
１）はＨＰＦ（至）側に切シ換えられておル、入出力端
子間の通過位相差が＋４５度となっている場合を示して
いる。なお、第１の移相器（１５ａ）の第１の８ＰＤＴ
スイツチａ〔と第２の５ＰＤＴスイツチ（至）、および
、第２の移相器（５ｓｂ）の第１の５ＰＤＴスイツチＯ
１と第２のＢ Ｆ Ｄ 、Ｔスイッチ（２）の切シ換え
によシ、入出力端子間の通過位相差は一４５度、＋１３
５度、−１３５度が得られる。
ここで、上記のように第１の移相器（５３ａ）と第２の
移相器（３３１））を接続する場合には接続する線路（
ロ）と移相器との間で反射が生じ、また、移相器と移相
器が挿入される外部回路との間でも反射が生じ、移相量
誤差が発生するためインピーダンス整合が必要となる。
移相器（３３１））を接続する場合には接続する線路（
ロ）と移相器との間で反射が生じ、また、移相器と移相
器が挿入される外部回路との間でも反射が生じ、移相量
誤差が発生するためインピーダンス整合が必要となる。
第１０図に従来の反射特性改善の手段を説明するための
説明図を示す。第１０図（ａ）は移相器の出力端子σＤ
部にリアクタンス素子からなる整合回路（３５ａ）を挿
入した構成図であシ。
説明図を示す。第１０図（ａ）は移相器の出力端子σＤ
部にリアクタンス素子からなる整合回路（３５ａ）を挿
入した構成図であシ。
第１０図（１））は移相器のＬＰＦＱＤ側とＨＰＦ（至
）側との電波伝搬経路にそれぞれリアクタンス素子から
なる整合回路（３５ｂ） （５５ｃ）を挿入した構成図
である。図において、整合回路（５５ａ）（５５ｂ）（
３５ｃ）以外は第１図に示したものと同様である。第１
０図に示すように、従来の反射特性改善の手段はりアク
タンス素子からなるＬ Ｐ Ｆ Ｃ３ＤとＨＰＦ’Ｃ１
３に対して。
）側との電波伝搬経路にそれぞれリアクタンス素子から
なる整合回路（３５ｂ） （５５ｃ）を挿入した構成図
である。図において、整合回路（５５ａ）（５５ｂ）（
３５ｃ）以外は第１図に示したものと同様である。第１
０図に示すように、従来の反射特性改善の手段はりアク
タンス素子からなるＬ Ｐ Ｆ Ｃ３ＤとＨＰＦ’Ｃ１
３に対して。
リアクタンス素子からなる整合回路（３５ａ） （＋５
ｂ）（３５６）を挿入することによってインピーダンス
整合を図るものである。
ｂ）（３５６）を挿入することによってインピーダンス
整合を図るものである。
従来のマイクロ波半導体移相器は以上のように構成され
ているので、ＬＰＦ、ＨＰＦを構成するための誘導性素
子が必要である。マイクロ波帯においては、所要のイン
ダクタンスを得るために。
ているので、ＬＰＦ、ＨＰＦを構成するための誘導性素
子が必要である。マイクロ波帯においては、所要のイン
ダクタンスを得るために。
高インピーダンスの線路をメアンダ形状、あるいはスパ
イラル形状にして、誘導性素子を構成するが、線路が長
いため、その抵抗を持つ。この抵抗が、ＬＰＦ’、ＨＰ
ＩＦの反射特性に係わる反射係数決定要素として介在し
、この反射係数において。
イラル形状にして、誘導性素子を構成するが、線路が長
いため、その抵抗を持つ。この抵抗が、ＬＰＦ’、ＨＰ
ＩＦの反射特性に係わる反射係数決定要素として介在し
、この反射係数において。
通常の回路で電源インピーダンス、負荷インピーダンス
として選定される５０Ωとの関係から反射係数が無視で
きない大きさになるため反射が生じる。この抵抗に起因
する反射は従来の構成においてＬＰＦ、ＥＰＦを構成し
ている容量性素子で打ち消すことができない。このため
に、上記のように多ピット移相器として組み合わせると
、多重反射の影響によシ移相量誤差が大きくなるなどの
問題が生じていた。これに対し、従来は上記第１０図に
おいて説明したような反射特性改善のための手段がとら
れていた。しかしながら、第１０図（ａ）に示した構成
では、整合回路（３５ａ）がＬＰＦＯυ側とＩＦＦ（至
）側との電波伝搬経路に共通であるため。
として選定される５０Ωとの関係から反射係数が無視で
きない大きさになるため反射が生じる。この抵抗に起因
する反射は従来の構成においてＬＰＦ、ＥＰＦを構成し
ている容量性素子で打ち消すことができない。このため
に、上記のように多ピット移相器として組み合わせると
、多重反射の影響によシ移相量誤差が大きくなるなどの
問題が生じていた。これに対し、従来は上記第１０図に
おいて説明したような反射特性改善のための手段がとら
れていた。しかしながら、第１０図（ａ）に示した構成
では、整合回路（３５ａ）がＬＰＦＯυ側とＩＦＦ（至
）側との電波伝搬経路に共通であるため。
両者に最適にはできずインビーダンス整合が不完全にな
るという問題点があった。また、第１０図（ｂ）に示し
た構成では、挿入されたりアクタンス素子からなる整合
回路（３５ｂ） （３５ｃ）とリアクタンス素子からな
るＬＰＦＣｌυ、ＨＰＦ（至）とがそれぞれ相互に影響
し合い、Ｉ、ＰＦＯＩ）およびＨＰＩＩＩの移相設定が
変化するため、調整が非常に困難になるという問題点が
あった。
るという問題点があった。また、第１０図（ｂ）に示し
た構成では、挿入されたりアクタンス素子からなる整合
回路（３５ｂ） （３５ｃ）とリアクタンス素子からな
るＬＰＦＣｌυ、ＨＰＦ（至）とがそれぞれ相互に影響
し合い、Ｉ、ＰＦＯＩ）およびＨＰＩＩＩの移相設定が
変化するため、調整が非常に困難になるという問題点が
あった。
この発明は上記のような問題点を解決するためになされ
たもので９反射特性の良好な移相器を得ることを目的と
する。
たもので９反射特性の良好な移相器を得ることを目的と
する。
この発明に係る移相器においては、入力端子と。
出力端子と、上記入力端子と出力端子との間に。
インダクタとキャパシタとから成る低域通過形フィルタ
を有する電波伝搬経路と、インダクタとキャパシタとか
ら成る高域通過形フィルタを有する電波伝搬経路と、上
記２つの電波伝搬経路の一方を選択する手段とを備え、
上記低域通過形フィルタを構成するキャパシタに直列ま
たは並列に反射特性を改善するだめの抵抗を接続し、か
つ、上記高域通過形フィルタを構成するキャパシタに直
列または並列に反射特性を改善するだめの抵抗を接続し
たものでちる。
を有する電波伝搬経路と、インダクタとキャパシタとか
ら成る高域通過形フィルタを有する電波伝搬経路と、上
記２つの電波伝搬経路の一方を選択する手段とを備え、
上記低域通過形フィルタを構成するキャパシタに直列ま
たは並列に反射特性を改善するだめの抵抗を接続し、か
つ、上記高域通過形フィルタを構成するキャパシタに直
列または並列に反射特性を改善するだめの抵抗を接続し
たものでちる。
この発明においては、ＬＰＦ（３υを構成するキャパシ
タに直列筒たは並列に接続した抵抗、および。
タに直列筒たは並列に接続した抵抗、および。
ＨＰ Ｆ Ｃ３ａを構成するキャパシタに直列または並
列に接続した抵抗は、それぞれＬＰＦＣＩυおよびＨＰ
Ｆ（至）を構成している高インピーダンスの線路等の誘
導性素子がもつ抵抗に：る反射係数の増加を打ち消すよ
うにして作用し９反射係数を零に導く値が存在するだめ
、ＬＰＦＣＩＤ側およびＨＰＦ’Ｇｌ側の電波伝搬経路
の反射を小さくする。
列に接続した抵抗は、それぞれＬＰＦＣＩυおよびＨＰ
Ｆ（至）を構成している高インピーダンスの線路等の誘
導性素子がもつ抵抗に：る反射係数の増加を打ち消すよ
うにして作用し９反射係数を零に導く値が存在するだめ
、ＬＰＦＣＩＤ側およびＨＰＦ’Ｇｌ側の電波伝搬経路
の反射を小さくする。
第１図はこの発明の一実施例の移相器を示す回路構成図
でちる。なお、実施例も従来例と同様のマイクロ波半導
体移相器（／ｃついて説明する。図において、（至）は
接地用導体＠に替えて半導体基板（至）の裏面の地導体
と接続された接地用のバイアホール、 （５７ａ）
、 （３７ｂ）はＬＰＦＣＩυを構成するキャパシタに
並列に接続された反射特性を改善するための第１および
第２の抵抗、 （３７ｃ） 、 （３７ｄ）はＨＰＦ
（至）を構成するキャパシタに直列に接続された反射特
性を改善するための第３および第４の抵抗。
でちる。なお、実施例も従来例と同様のマイクロ波半導
体移相器（／ｃついて説明する。図において、（至）は
接地用導体＠に替えて半導体基板（至）の裏面の地導体
と接続された接地用のバイアホール、 （５７ａ）
、 （３７ｂ）はＬＰＦＣＩυを構成するキャパシタに
並列に接続された反射特性を改善するための第１および
第２の抵抗、 （３７ｃ） 、 （３７ｄ）はＨＰＦ
（至）を構成するキャパシタに直列に接続された反射特
性を改善するための第３および第４の抵抗。
ｉｌｌ〜Ｑυおよび（ハ）〜Ｃ３は第６図に示した従来
の移相器と同一のものである。また、第２図は第１図に
示した移相器の等価回路図であシ９図中の各符号は第１
図と同一のものを示す。ここで、第１および第２の抵抗
（３７ａ） （り７１））は一端がバイアホール（至）
を介して接地され、他端がスパイラルインダクタを構成
する第１のインダクタ用線路Ｑυに電気的に接続されて
、第１のキャパシタ（２３ａ） （２３ｂ）に並列に接
続されている。一方、第３および第４の抵抗（３７ｃ）
（３７ｄ）は一端が第２のキャパシタ（２４ａ）（２
４ｂ）に接続され、他端が４スパイラルインダクタを構
成する第２のインダクタ用線路（至）に電気的に接続さ
れて、第２のキャパシタ（２４ａ） （２４ｂ）に直列
に接続されている。なお、上記第１図および第２図にお
いても従来例同様、Ｄｃリターン回路は図示を省略して
いる。ここで、高インピーダンス線路をスパイラル形状
にしてスパイラルインダクタを構成しているのは、小さ
いパターン占有面積でおおきなインダクタンスを実現す
るためである。また、ＬＰＦＯυおよびＨＰＦ（至）は
入力端子ｉｌ＋側から見たインピーダンスと出力端子α
υ側から見たインピーダンスとを等しくするよう、π形
またはＴ形で対称に形成しである。
の移相器と同一のものである。また、第２図は第１図に
示した移相器の等価回路図であシ９図中の各符号は第１
図と同一のものを示す。ここで、第１および第２の抵抗
（３７ａ） （り７１））は一端がバイアホール（至）
を介して接地され、他端がスパイラルインダクタを構成
する第１のインダクタ用線路Ｑυに電気的に接続されて
、第１のキャパシタ（２３ａ） （２３ｂ）に並列に接
続されている。一方、第３および第４の抵抗（３７ｃ）
（３７ｄ）は一端が第２のキャパシタ（２４ａ）（２
４ｂ）に接続され、他端が４スパイラルインダクタを構
成する第２のインダクタ用線路（至）に電気的に接続さ
れて、第２のキャパシタ（２４ａ） （２４ｂ）に直列
に接続されている。なお、上記第１図および第２図にお
いても従来例同様、Ｄｃリターン回路は図示を省略して
いる。ここで、高インピーダンス線路をスパイラル形状
にしてスパイラルインダクタを構成しているのは、小さ
いパターン占有面積でおおきなインダクタンスを実現す
るためである。また、ＬＰＦＯυおよびＨＰＦ（至）は
入力端子ｉｌ＋側から見たインピーダンスと出力端子α
υ側から見たインピーダンスとを等しくするよう、π形
またはＴ形で対称に形成しである。
なお、この発明の移相器の動作原理および一般的動作に
ついては第６図に示した従来の移相器と同様であり、説
明を省略する。
ついては第６図に示した従来の移相器と同様であり、説
明を省略する。
次に第１．第２．第３および第４の抵抗（３７ａ）（３
７ｂ） （３７ｃ） （３７ｄ）を装荷したことによる
反射特性の改善の作用効果、即ち、上記のような配置で
の抵抗装荷によってＬＰＦ（＋υ側およびＨＰＦＧａ側
の電波伝搬経路の電圧反射係数を零に導く抵抗値が存在
することについて説明する。第３図にＬＰＰＧυを表わ
す等価回路図を、ｉた。第４図にＨＰＦ（至）を表わす
等価回路図を示す。第３図（ａ）および第４図（ａ）は
抵抗装荷前の状態を示し、第３図（１））および第４図
（ｂ）は抵抗装荷後の状態を示す。ここでは説明を簡潔
にするため、第１のキャパシタ（２３ａ）（２ｓｂ）お
よび第２のキャパシタ（２４ａ） （２４ｂ）の残留抵
抗成分などは示さず、第３図ではスパイラルインダクタ
を構成する第１のインダクタ用線路１２υの抵抗成分Ｒ
１および第１および第２の抵抗（５７ａ）（３７ｂ）と
しての１２．第４図ではスパイラルインダクタを構成す
る第２のインダクタ用線路（ハ）の抵抗成分Ｒ３および
第３およびＲ４の抵抗（３７０）（５７ｄ）としてのＲ
４のみを示している。また、第１のＢ ＰＩ）？スイッ
チαＱと第２の５ＰＩ）Ｔスイッチ翰はほぼ短絡状態で
あシ省略した。
７ｂ） （３７ｃ） （３７ｄ）を装荷したことによる
反射特性の改善の作用効果、即ち、上記のような配置で
の抵抗装荷によってＬＰＦ（＋υ側およびＨＰＦＧａ側
の電波伝搬経路の電圧反射係数を零に導く抵抗値が存在
することについて説明する。第３図にＬＰＰＧυを表わ
す等価回路図を、ｉた。第４図にＨＰＦ（至）を表わす
等価回路図を示す。第３図（ａ）および第４図（ａ）は
抵抗装荷前の状態を示し、第３図（１））および第４図
（ｂ）は抵抗装荷後の状態を示す。ここでは説明を簡潔
にするため、第１のキャパシタ（２３ａ）（２ｓｂ）お
よび第２のキャパシタ（２４ａ） （２４ｂ）の残留抵
抗成分などは示さず、第３図ではスパイラルインダクタ
を構成する第１のインダクタ用線路１２υの抵抗成分Ｒ
１および第１および第２の抵抗（５７ａ）（３７ｂ）と
しての１２．第４図ではスパイラルインダクタを構成す
る第２のインダクタ用線路（ハ）の抵抗成分Ｒ３および
第３およびＲ４の抵抗（３７０）（５７ｄ）としてのＲ
４のみを示している。また、第１のＢ ＰＩ）？スイッ
チαＱと第２の５ＰＩ）Ｔスイッチ翰はほぼ短絡状態で
あシ省略した。
以下に上記の等価回路図に基づいて求めた。それぞれの
場合の電圧反射係数Ｆを示す。
場合の電圧反射係数Ｆを示す。
ここで、ｚＯは′１源インビーダ／ス、および。
負荷インピーダンスである。
第３図（ａ）の場合には９次の（１１式のようになる。
第３図（１））の場合には。
次の（２）式のようになる。
第４図（ａ）の場合には。
次の（３）式のようになる。
第４図（ｂ）の場合には。
次の（４）式のようになる。
従って。
（１）式。
（３）式から。
抵抗装荷前の電圧反
射係数は零にはならず。
ｒｌ。
ｒ３の電圧反射が生
しる。
また。
（２）式。
（４）式から。
ｒｌとｒ４
を零とする
Ｒ２とＲ４はそれぞれ次の（５）式と（６）式のように
求まる。
求まる。
従って。
Ｒ２とＲ４をそれぞれ（５）式と（６）式で表される値
に選べばＲ１およびＲ３による反射を打ち消すことがで
きる。
に選べばＲ１およびＲ３による反射を打ち消すことがで
きる。
以上に説明したように、インダクタ用線路とπ形、ある
いはＴ形となるようにして、抵抗を装荷することによｊ
５． ＬＰＦＣ！υ側およびＨＰＦＣ（３側の電波伝
搬経路の電圧反射係数を零に導く抵抗値が存在し、イン
ダクタ用線路の抵抗成分に起因する反射を打ち消すこと
ができ、移相器の反射特性を改善できる効果が得られる
。
いはＴ形となるようにして、抵抗を装荷することによｊ
５． ＬＰＦＣ！υ側およびＨＰＦＣ（３側の電波伝
搬経路の電圧反射係数を零に導く抵抗値が存在し、イン
ダクタ用線路の抵抗成分に起因する反射を打ち消すこと
ができ、移相器の反射特性を改善できる効果が得られる
。
なお、上記では９作用効果が得られることを簡潔に説明
するために、電波伝搬経路を形成する回路成分の幾つか
を省略して思考過程を重点的に示したが、実際にＲ２と
Ｒ４を設計するに当っては。
するために、電波伝搬経路を形成する回路成分の幾つか
を省略して思考過程を重点的に示したが、実際にＲ２と
Ｒ４を設計するに当っては。
関係する回路成分はすべて取シ込んだ等何回路を用い１
通常の回路設計と同様に、計算機等で解析して解を求め
る手段を取るのが一般的である。
通常の回路設計と同様に、計算機等で解析して解を求め
る手段を取るのが一般的である。
また、第５図（ａ）に示す実施例は、第１のキャパシタ
（２５ａ） （２５ｂ） ｌ 第２のキャパシタ（２
４ａ）（２４ｂ）に直列に抵抗を接続した回路構成を示
す回路構成図であるが、上記実施例と同様の効果がある
。
（２５ａ） （２５ｂ） ｌ 第２のキャパシタ（２
４ａ）（２４ｂ）に直列に抵抗を接続した回路構成を示
す回路構成図であるが、上記実施例と同様の効果がある
。
さらに、第５図（１＋）に示す実施例は、第１のキャパ
シタ（２５ａ） （２３ｂ） 、第２のキャパシタ（２
４ａ）（２４ｂ）に並列に抵抗を接続した回路構成を示
す回路構成図であるが、上記実施例と同様の効果がある
。なお、この実施例のように並列に抵抗を接続する場合
には、直列に接続される抵抗に比べ、大きな抵抗値の抵
抗を形成することになるので、抵抗値設定許容精度に対
する誤差量が大きくなシ。
シタ（２５ａ） （２３ｂ） 、第２のキャパシタ（２
４ａ）（２４ｂ）に並列に抵抗を接続した回路構成を示
す回路構成図であるが、上記実施例と同様の効果がある
。なお、この実施例のように並列に抵抗を接続する場合
には、直列に接続される抵抗に比べ、大きな抵抗値の抵
抗を形成することになるので、抵抗値設定許容精度に対
する誤差量が大きくなシ。
マイクロ波ＩＣ回路の製作が容易となる効果がある。
なお、ここで、上記の抵抗の接続方法による回路構成の
バリエーションは回路理論における直並列変換で求まる
ものであシ、上記構成のみに限るものではない。
バリエーションは回路理論における直並列変換で求まる
ものであシ、上記構成のみに限るものではない。
また、この発明に係わる移相器においては、−段毎に移
相器内部で移相器の反射特性が改善されているため、容
易に多段接続でき、良好な反射特性が得られ、移相量誤
差が低減できる効果がある。
相器内部で移相器の反射特性が改善されているため、容
易に多段接続でき、良好な反射特性が得られ、移相量誤
差が低減できる効果がある。
ところで、上記実施例においては、マイクロ波１０回路
によるマイクロ波半導体移相器を例として示したが、こ
れに限らず、ＬＰＦ、ＩＦＦの選択により移相量を得る
移相器に適用できることは言うまでもない。
によるマイクロ波半導体移相器を例として示したが、こ
れに限らず、ＬＰＦ、ＩＦＦの選択により移相量を得る
移相器に適用できることは言うまでもない。
以上のようにこの発明によれば、低域通過形フィルタを
構成するキャパシタに直列または並列に反射特性を改善
するための抵抗を接続し、かつ。
構成するキャパシタに直列または並列に反射特性を改善
するための抵抗を接続し、かつ。
高域通過形フィルタを構成するキャパシタに直列または
並列に反射特性を改善するだめの抵抗を接続したので、
移相器の反射特性が改善されるという効果がある。
並列に反射特性を改善するだめの抵抗を接続したので、
移相器の反射特性が改善されるという効果がある。
第１図はこの発明の一実施例の移相器を示す回路構成図
、第２図はｌＫ１図に示した移相器の等価回路図、第３
図はＬＰＩＦを表わす等価回路図、第４図はＨＰＦを表
わす等価回路図、第５図（ａ）は第１のキャパシタ（２
３ａ） （２３ｂ） 、第２のキャパシタ（２４ａ）
（２４ｂ）に直列に抵抗を接続した回路構成を示す回路
構成図、第５図（ｂ）は第１のキャパシタ（２５ａ）
（２３１）） ＃ 第２のキャパシタ（２４ａ） （２
ａｂ）に並列に抵抗を接続した回路構成を示す回路構成
図。 第６図は従来の移相器を示す回路構成図、第７図は従来
の移相器の動作原理を説明するための模式図、第８図は
従来の移相器の等価回路図、第９図は２段縦続接続した
４ビツト移相器を示す構成説明図、第１０図は従来の反
射特性改善の手段を説明するための説明図である。 図において、（１）は入力端子、（２）は第１のＦ Ｋ
Ｔ。 （３）は第１のドレイ／電極、（４）は第１のソース電
極。 （５）は第１のゲート電極、（６）は第２のＦＥ！Ｔ、
＋７＋は第２のドレイン′成極、（８）は第２のソース
電極、（９）は第２のゲート電極、（［傷は第１の５Ｐ
ＤＴスイツチ、（ｌυは出力端子、ａ２は第３ 〕Ｆ
Ｋ Ｔ、 （ｌＪｕ第３のドレイン電極、 （１４＋は
第３のソース電極、崗は第３のゲート電極、 （ｔｅは
第４のｐｂＴ、（１７）は第４のドレイン電極、０秒は
第４のソース電極、 ０１は第４のゲート電極、■は
第２の５ＰＤＴスイツチ、 ａｌｌは第１のインダクタ
用線路、（財）は接地用導体。 （２５ａ） （２３ｂ）は第１のキャパシタ、 （２
４ａ）（２４ｂ）は第２のキャパシタ、（ハ）は第２の
インダクタ用線路、 （２ｄａ） 〜（２ｄｄ）はバ
イアス端子、 （２７ａ）〜（２７ｄ）はバイアス用
線路、 （２８ａ）〜（２８ｄ）はバイアス回路用キ
ャパシタ、 （２９ａ）〜（２９ｄ）はバイアス抵抗
、（至）は半導体基板、ＧυはＬ Ｐ Ｆ、（至）はＨ
ＰＦ、 （３５ａ）は第１の移相器、 （ｓｓｂ）
は第２の移相器、（ロ）は線路、（至）は整合回路、（
至）はバイアホール。 （３７ａ） 〜（ｓ７ａ）は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。
、第２図はｌＫ１図に示した移相器の等価回路図、第３
図はＬＰＩＦを表わす等価回路図、第４図はＨＰＦを表
わす等価回路図、第５図（ａ）は第１のキャパシタ（２
３ａ） （２３ｂ） 、第２のキャパシタ（２４ａ）
（２４ｂ）に直列に抵抗を接続した回路構成を示す回路
構成図、第５図（ｂ）は第１のキャパシタ（２５ａ）
（２３１）） ＃ 第２のキャパシタ（２４ａ） （２
ａｂ）に並列に抵抗を接続した回路構成を示す回路構成
図。 第６図は従来の移相器を示す回路構成図、第７図は従来
の移相器の動作原理を説明するための模式図、第８図は
従来の移相器の等価回路図、第９図は２段縦続接続した
４ビツト移相器を示す構成説明図、第１０図は従来の反
射特性改善の手段を説明するための説明図である。 図において、（１）は入力端子、（２）は第１のＦ Ｋ
Ｔ。 （３）は第１のドレイ／電極、（４）は第１のソース電
極。 （５）は第１のゲート電極、（６）は第２のＦＥ！Ｔ、
＋７＋は第２のドレイン′成極、（８）は第２のソース
電極、（９）は第２のゲート電極、（［傷は第１の５Ｐ
ＤＴスイツチ、（ｌυは出力端子、ａ２は第３ 〕Ｆ
Ｋ Ｔ、 （ｌＪｕ第３のドレイン電極、 （１４＋は
第３のソース電極、崗は第３のゲート電極、 （ｔｅは
第４のｐｂＴ、（１７）は第４のドレイン電極、０秒は
第４のソース電極、 ０１は第４のゲート電極、■は
第２の５ＰＤＴスイツチ、 ａｌｌは第１のインダクタ
用線路、（財）は接地用導体。 （２５ａ） （２３ｂ）は第１のキャパシタ、 （２
４ａ）（２４ｂ）は第２のキャパシタ、（ハ）は第２の
インダクタ用線路、 （２ｄａ） 〜（２ｄｄ）はバ
イアス端子、 （２７ａ）〜（２７ｄ）はバイアス用
線路、 （２８ａ）〜（２８ｄ）はバイアス回路用キ
ャパシタ、 （２９ａ）〜（２９ｄ）はバイアス抵抗
、（至）は半導体基板、ＧυはＬ Ｐ Ｆ、（至）はＨ
ＰＦ、 （３５ａ）は第１の移相器、 （ｓｓｂ）
は第２の移相器、（ロ）は線路、（至）は整合回路、（
至）はバイアホール。 （３７ａ） 〜（ｓ７ａ）は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 入力端子と，出力端子と，上記入力端子と出力端子と
の間に，インダクタとキヤパシタとから成る低域通過形
フイルタを有する電波伝搬経路と，インダクタとキヤパ
シタとから成る高域通過形フイルタを有する電波伝搬経
路と，上記２つの電波伝搬経路の一方を選択する手段と
を備えた移相器において，上記低域通過形フイルタを構
成するキヤパシタに直列または並列に反射特性を改善す
るための抵抗を接続し，かつ，上記高域通過形フイルタ
を構成するキヤパシタに直列または並列に反射特性を改
善するための抵抗を接続したことを特徴とする移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236039A JP2771861B2 (ja) | 1989-09-12 | 1989-09-12 | 移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236039A JP2771861B2 (ja) | 1989-09-12 | 1989-09-12 | 移相器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0399509A true JPH0399509A (ja) | 1991-04-24 |
| JP2771861B2 JP2771861B2 (ja) | 1998-07-02 |
Family
ID=16994857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1236039A Expired - Fee Related JP2771861B2 (ja) | 1989-09-12 | 1989-09-12 | 移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771861B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275121B1 (en) | 1997-09-03 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Microwave circuit for phase shifting having voltage transforming means to control switching |
| JP2012080320A (ja) * | 2010-10-01 | 2012-04-19 | Seiko Epson Corp | 位相調整回路、検出装置及び電子機器 |
| CN113794453A (zh) * | 2021-08-12 | 2021-12-14 | 杭州电子科技大学 | 多模态高效率mmic功率放大器及其实现方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62195906A (ja) * | 1985-12-20 | 1987-08-29 | アライド・コ−ポレ−シヨン | デジタル的に制御される移相回路 |
-
1989
- 1989-09-12 JP JP1236039A patent/JP2771861B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62195906A (ja) * | 1985-12-20 | 1987-08-29 | アライド・コ−ポレ−シヨン | デジタル的に制御される移相回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275121B1 (en) | 1997-09-03 | 2001-08-14 | Mitsubishi Denki Kabushiki Kaisha | Microwave circuit for phase shifting having voltage transforming means to control switching |
| JP2012080320A (ja) * | 2010-10-01 | 2012-04-19 | Seiko Epson Corp | 位相調整回路、検出装置及び電子機器 |
| CN113794453A (zh) * | 2021-08-12 | 2021-12-14 | 杭州电子科技大学 | 多模态高效率mmic功率放大器及其实现方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2771861B2 (ja) | 1998-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |