JPH06232607A - 減衰器 - Google Patents
減衰器Info
- Publication number
- JPH06232607A JPH06232607A JP1736693A JP1736693A JPH06232607A JP H06232607 A JPH06232607 A JP H06232607A JP 1736693 A JP1736693 A JP 1736693A JP 1736693 A JP1736693 A JP 1736693A JP H06232607 A JPH06232607 A JP H06232607A
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- JP
- Japan
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- fet
- resistor
- coupler
- port
- lange coupler
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Abstract
(57)【要約】 （修正有）
【目的】 カプラとそれに接続されるＦＥＴと抵抗とで
構成される減衰器を小型化する。 【構成】 カプラ１と、カプラ１の９０゜出力ポートと
分離ポートに接続されたＦＥＴ４，６，８，１０，１
２，１４と、ＦＥＴに従属接続された抵抗５，７，９，
１１，１３，１５とで構成。 【効果】 カプラの０゜出力ポートと分離ポートに接続
されたＦＥＴと、ＦＥＴに従属接続された抵抗で構成さ
れる従属接続対をカプラの出力ポート及び分離ポートに
並列に接続することで回路を小型化でき、また、前記減
衰器全体を半導体基板上で一体化することで小型化でき
る。
構成される減衰器を小型化する。 【構成】 カプラ１と、カプラ１の９０゜出力ポートと
分離ポートに接続されたＦＥＴ４，６，８，１０，１
２，１４と、ＦＥＴに従属接続された抵抗５，７，９，
１１，１３，１５とで構成。 【効果】 カプラの０゜出力ポートと分離ポートに接続
されたＦＥＴと、ＦＥＴに従属接続された抵抗で構成さ
れる従属接続対をカプラの出力ポート及び分離ポートに
並列に接続することで回路を小型化でき、また、前記減
衰器全体を半導体基板上で一体化することで小型化でき
る。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロ波信号の減
衰量を微調整する時に用いられるマイクロ波信号のデジ
タル制御型可変減衰器に関するものである。
衰量を微調整する時に用いられるマイクロ波信号のデジ
タル制御型可変減衰器に関するものである。
【０００２】
【従来の技術】図５に従来の実施例を示す。１は入力、
０゜出力，９０゜出力，分離の４つのポートをもつラン
ゲカプラ、２はランゲカプラ１の入力ポートに接続され
た入力端子、３はランゲカプラ１の０゜出力ポートに接
続された出力端子、４はランゲカプラ１の９０゜出力ポ
ートにドレインが接続された第１のＦＥＴ、５は一端が
第１のＦＥＴ４のソースに接続され他端が接地された第
１の抵抗、６はランゲカプラ１の分離ポートにドレイン
が接続された第２のＦＥＴ、７は一端が第２のＦＥＴ６
のソースに接続され他端が接地され第１の抵抗と同じ抵
抗値をもった第２の抵抗である。
０゜出力，９０゜出力，分離の４つのポートをもつラン
ゲカプラ、２はランゲカプラ１の入力ポートに接続され
た入力端子、３はランゲカプラ１の０゜出力ポートに接
続された出力端子、４はランゲカプラ１の９０゜出力ポ
ートにドレインが接続された第１のＦＥＴ、５は一端が
第１のＦＥＴ４のソースに接続され他端が接地された第
１の抵抗、６はランゲカプラ１の分離ポートにドレイン
が接続された第２のＦＥＴ、７は一端が第２のＦＥＴ６
のソースに接続され他端が接地され第１の抵抗と同じ抵
抗値をもった第２の抵抗である。
【０００３】次に動作について説明する。第１のＦＥＴ
４と第２のＦＥＴ６が同時にオフの状態のときはＦＥＴ
より先は解放となり、入力端子２から入力されたマイク
ロ波信号はＦＥＴで全反射され、減衰されずに出力端子
３より出力される。次に第１のＦＥＴ４と第２のＦＥＴ
６を同時オンすることにより第１の抵抗５と第２の抵抗
７にマイクロ波信号が流れ、信号の一部が抵抗に吸収さ
れ、信号が減衰されて出力される。以上のように、ＦＥ
Ｔをオン／オフすることにより、信号の通過量を変化さ
せることができる可変減衰器として動作する。また、こ
の時の減衰量は第１の抵抗５及び第２の抵抗６で決めら
れる。
４と第２のＦＥＴ６が同時にオフの状態のときはＦＥＴ
より先は解放となり、入力端子２から入力されたマイク
ロ波信号はＦＥＴで全反射され、減衰されずに出力端子
３より出力される。次に第１のＦＥＴ４と第２のＦＥＴ
６を同時オンすることにより第１の抵抗５と第２の抵抗
７にマイクロ波信号が流れ、信号の一部が抵抗に吸収さ
れ、信号が減衰されて出力される。以上のように、ＦＥ
Ｔをオン／オフすることにより、信号の通過量を変化さ
せることができる可変減衰器として動作する。また、こ
の時の減衰量は第１の抵抗５及び第２の抵抗６で決めら
れる。
【０００４】
【発明が解決しようとする課題】従来の可変減衰器は以
上のように構成されているので、何通りもの減衰量を得
ようとすると、同じ構成で異なる抵抗値を持ったいくつ
もの回路を直列に接続させなければならず、回路が大型
化してしまう課題があった。
上のように構成されているので、何通りもの減衰量を得
ようとすると、同じ構成で異なる抵抗値を持ったいくつ
もの回路を直列に接続させなければならず、回路が大型
化してしまう課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、何通りもの減衰量を得ることがで
きる可変減衰器を小型化することを目的とする。
めになされたもので、何通りもの減衰量を得ることがで
きる可変減衰器を小型化することを目的とする。
【０００６】
【課題を解決するための手段】この発明にかかる可変減
衰器は、主線路に接続されたカプラの出力端にＦＥＴと
抵抗の従属接続対を並列に接続することにより、ＦＥＴ
をオン／オフすることによるデジタル制御により、何通
りもの減衰量を得ることのできる減衰器を小型化するこ
とを特徴とするものである。
衰器は、主線路に接続されたカプラの出力端にＦＥＴと
抵抗の従属接続対を並列に接続することにより、ＦＥＴ
をオン／オフすることによるデジタル制御により、何通
りもの減衰量を得ることのできる減衰器を小型化するこ
とを特徴とするものである。
【０００７】
【作用】この発明にかかる可変減衰器は、主線路に接続
されたカプラの出力端にＦＥＴと抵抗の従属接続対を並
列に接続することにより、回路を小型化する。
されたカプラの出力端にＦＥＴと抵抗の従属接続対を並
列に接続することにより、回路を小型化する。
【０００８】
【実施例】実施例１．図１にこの発明に係る可変減衰器
の実施例を示す。図１において、１は入力、０゜出力，
９０゜出力，分離の４つのポートをもったランゲカプ
ラ、２はランゲカプラ１の入力ポートに接続された入力
端子、３はランゲカプラ１の０゜出力ポートに接続され
た出力端子、４はランゲカプラ１の０゜出力ポートにド
レインが接続された第１のＦＥＴ、５は一端が第１のＦ
ＥＴ４のソースに接続され他端が接地された第１の抵
抗、６はランゲカプラ１の分離ポートにドレインが接続
された第２のＦＥＴ、７は一端が第２のＦＥＴ６のソー
スに接続され他端が接地され第１の抵抗５と同じ抵抗値
をもった第２の抵抗、８はランゲカプラ１の９０゜出力
端に接続された第３のＦＥＴ、９は一端が第３のＦＥＴ
８のソースに接続され、他端が接地された第３の抵抗、
１０は、ランゲカプラの分離ポートにドレインが接続さ
れた第４のＦＥＴ、１１は一端が第４のＦＥＴ１０のソ
ースに接続され、他端が接地され第３の抵抗９と同じ抵
抗値をもった第４の抵抗、１２はランゲカプラの９０゜
出力ポートにドレインが接続された第５のＦＥＴ、１３
は一端が第５のＦＥＴ１２のソースに接続され他端が接
地された第５の抵抗、１４はランゲカプラの分離ポート
にドレイン接続された第６のＦＥＴ、１５は一端が第６
のＦＥＴ１４のソースに接続され他端が接地され第５の
抵抗１３と同じ抵抗値をもった第６の抵抗である。
の実施例を示す。図１において、１は入力、０゜出力，
９０゜出力，分離の４つのポートをもったランゲカプ
ラ、２はランゲカプラ１の入力ポートに接続された入力
端子、３はランゲカプラ１の０゜出力ポートに接続され
た出力端子、４はランゲカプラ１の０゜出力ポートにド
レインが接続された第１のＦＥＴ、５は一端が第１のＦ
ＥＴ４のソースに接続され他端が接地された第１の抵
抗、６はランゲカプラ１の分離ポートにドレインが接続
された第２のＦＥＴ、７は一端が第２のＦＥＴ６のソー
スに接続され他端が接地され第１の抵抗５と同じ抵抗値
をもった第２の抵抗、８はランゲカプラ１の９０゜出力
端に接続された第３のＦＥＴ、９は一端が第３のＦＥＴ
８のソースに接続され、他端が接地された第３の抵抗、
１０は、ランゲカプラの分離ポートにドレインが接続さ
れた第４のＦＥＴ、１１は一端が第４のＦＥＴ１０のソ
ースに接続され、他端が接地され第３の抵抗９と同じ抵
抗値をもった第４の抵抗、１２はランゲカプラの９０゜
出力ポートにドレインが接続された第５のＦＥＴ、１３
は一端が第５のＦＥＴ１２のソースに接続され他端が接
地された第５の抵抗、１４はランゲカプラの分離ポート
にドレイン接続された第６のＦＥＴ、１５は一端が第６
のＦＥＴ１４のソースに接続され他端が接地され第５の
抵抗１３と同じ抵抗値をもった第６の抵抗である。
【０００９】次に実施例１の動作について説明する。ラ
ンゲカプラ１の９０゜出力ポートに接続された第１のＦ
ＥＴ４とランゲカプラ１の分離ポートに接続された第２
のＦＥＴ６を同時にオンし、他のＦＥＴを同時にオフす
ることにより、入力端子２から出力端子３へ流れるマイ
クロ波信号の一部が第１のＦＥＴ４に接続された第１の
抵抗５及び第２のＦＥＴ６に接続された第２の抵抗７に
吸収されるため、入力端子２から出力端子３へ流れるマ
イクロ波信号は減衰する。次に第３のＦＥＴ８と第４の
ＦＥＴ１０を同時にオンし、他のＦＥＴを同時にオフす
ることにより、上記抵抗とは異なる抵抗値の第３の抵抗
９及び第４の抵抗１１を通過させ、信号の一部を異なる
量だけ吸収させることで異なる減衰量を得ることができ
る。またさらに、第５のＦＥＴ１２と第６のＦＥＴ１４
を同時にオンし、他のＦＥＴを同時にオフすることによ
り、上記抵抗と異なる抵抗値の第５の抵抗１３および第
６の抵抗１５を通過させ、信号を吸収させることで異な
る減衰量を得ることができる。これら第１と第２のＦＥ
Ｔと抵抗、第３と第４のＦＥＴと抵抗、第５と第６のＦ
ＥＴと抵抗の３組を組み合せてオン／オフすることによ
り、７通り(２3−１通り）の減衰量を得ることができ
る。このように、第１、第２、第３、第４、第５、第６
のＦＥＴをオン／オフさせることで異なる抵抗値を持つ
抵抗を通過させ、減衰量を変化させることができる。
ンゲカプラ１の９０゜出力ポートに接続された第１のＦ
ＥＴ４とランゲカプラ１の分離ポートに接続された第２
のＦＥＴ６を同時にオンし、他のＦＥＴを同時にオフす
ることにより、入力端子２から出力端子３へ流れるマイ
クロ波信号の一部が第１のＦＥＴ４に接続された第１の
抵抗５及び第２のＦＥＴ６に接続された第２の抵抗７に
吸収されるため、入力端子２から出力端子３へ流れるマ
イクロ波信号は減衰する。次に第３のＦＥＴ８と第４の
ＦＥＴ１０を同時にオンし、他のＦＥＴを同時にオフす
ることにより、上記抵抗とは異なる抵抗値の第３の抵抗
９及び第４の抵抗１１を通過させ、信号の一部を異なる
量だけ吸収させることで異なる減衰量を得ることができ
る。またさらに、第５のＦＥＴ１２と第６のＦＥＴ１４
を同時にオンし、他のＦＥＴを同時にオフすることによ
り、上記抵抗と異なる抵抗値の第５の抵抗１３および第
６の抵抗１５を通過させ、信号を吸収させることで異な
る減衰量を得ることができる。これら第１と第２のＦＥ
Ｔと抵抗、第３と第４のＦＥＴと抵抗、第５と第６のＦ
ＥＴと抵抗の３組を組み合せてオン／オフすることによ
り、７通り(２3−１通り）の減衰量を得ることができ
る。このように、第１、第２、第３、第４、第５、第６
のＦＥＴをオン／オフさせることで異なる抵抗値を持つ
抵抗を通過させ、減衰量を変化させることができる。
【００１０】実施例２．また、実施例１はランゲカプラ
を用いているが、このカプラを分布定数ブランチライン
カプラとすることも可能である。図２において、１６は
使用周波数においてλ／４の長さを持ったインピーダン
ス３５Ωの第１の分布定数線路、１７は使用周波数にお
いてλ／４の長さを持ったインピーダンス５０Ωの第２
の分布定数線路であり、その他は実施例１と同様であ
る。
を用いているが、このカプラを分布定数ブランチライン
カプラとすることも可能である。図２において、１６は
使用周波数においてλ／４の長さを持ったインピーダン
ス３５Ωの第１の分布定数線路、１７は使用周波数にお
いてλ／４の長さを持ったインピーダンス５０Ωの第２
の分布定数線路であり、その他は実施例１と同様であ
る。
【００１１】実施例３．また、分布定数型カプラを用い
る場合、低周波帯ではカプラの大きさが大きくなってし
まう。このため、低周波帯ではカプラを小型化するた
め、スパイラルインダクタを用いた集中定数型ブランチ
ラインカプラを用いることも可能てある。図３におい
て、１８はＬ＝５０／２πｆのインダクンスを持つ第１
のインダクタ、１９はＬ＝３５／２πｆのインダクンス
を持つ第２のインダクタ、２０はＣ＝（１／５０＋１／
３５）／２πｆの容量を持つ第１のコンデンサであり、
その他は実施例１と同様である。
る場合、低周波帯ではカプラの大きさが大きくなってし
まう。このため、低周波帯ではカプラを小型化するた
め、スパイラルインダクタを用いた集中定数型ブランチ
ラインカプラを用いることも可能てある。図３におい
て、１８はＬ＝５０／２πｆのインダクンスを持つ第１
のインダクタ、１９はＬ＝３５／２πｆのインダクンス
を持つ第２のインダクタ、２０はＣ＝（１／５０＋１／
３５）／２πｆの容量を持つ第１のコンデンサであり、
その他は実施例１と同様である。
【００１２】実施例４．また、実施例１で示した回路
を、半導体基板例えばＧａＡｓ上に一体化して構成する
ことで小型化をはかることが可能となる。図４におい
て、２１はＧａＡｓ基板、２２はＧａＡｓ基板上に半導
体プロセスにより形成された第１、第３、第５の並列Ｆ
ＥＴ群、２３は第２、第４、第６の並列ＦＥＴ群、２４
は上記第１、第３、第５の並列ＦＥＴ群２２のそれぞれ
のソースと接続された第１、第３、第５の抵抗群、２５
は上記第２、第４、第６の並列ＦＥＴ群２３のそれぞれ
のソースと接続された第２、第４、第６の抵抗群、２６
は上記第１、第３、第５の抵抗群２４及び第２、第４、
第６の抵抗群２５を接地するためにＧａＡｓ基板２１の
裏面と導通するスルーホールである。
を、半導体基板例えばＧａＡｓ上に一体化して構成する
ことで小型化をはかることが可能となる。図４におい
て、２１はＧａＡｓ基板、２２はＧａＡｓ基板上に半導
体プロセスにより形成された第１、第３、第５の並列Ｆ
ＥＴ群、２３は第２、第４、第６の並列ＦＥＴ群、２４
は上記第１、第３、第５の並列ＦＥＴ群２２のそれぞれ
のソースと接続された第１、第３、第５の抵抗群、２５
は上記第２、第４、第６の並列ＦＥＴ群２３のそれぞれ
のソースと接続された第２、第４、第６の抵抗群、２６
は上記第１、第３、第５の抵抗群２４及び第２、第４、
第６の抵抗群２５を接地するためにＧａＡｓ基板２１の
裏面と導通するスルーホールである。
【００１３】
【発明の効果】この発明による可変減衰器は、以上説明
したように、カプラの出力端にＦＥＴと抵抗の従属接続
対を並列に接続することで、減衰器をいくつも直列に接
続したのと同等の効果が得られ、回路を小型化する効果
がある。
したように、カプラの出力端にＦＥＴと抵抗の従属接続
対を並列に接続することで、減衰器をいくつも直列に接
続したのと同等の効果が得られ、回路を小型化する効果
がある。
【００１４】また、上記可変減衰器全体を半導体基板上
に一体化することで、回路を小型化する効果がある。
に一体化することで、回路を小型化する効果がある。
【図１】この発明の一実施例による可変減衰器の構成図
である。
である。
【図２】この発明の他の実施例による可変減衰器の構成
図である。
図である。
【図３】この発明の他の実施例による可変減衰器の構成
図である。
図である。
【図４】この発明の一実施例による可変減衰器の実装斜
視図である。
視図である。
【図５】従来の可変減衰器を示す図である。
１ ランゲカプラ ２ 入力端子 ３ 出力端子 ４ 第１のＦＥＴ ５ 第１の抵抗 ６ 第２のＦＥＴ ７ 第２の抵抗 ８ 第３のＦＥＴ ９ 第３の抵抗 １０ 第４のＦＥＴ １１ 第４の抵抗 １２ 第５のＦＥＴ １３ 第５の抵抗 １４ 第６のＦＥＴ １５ 第６の抵抗 １６ 第１の分布定数線路 １７ 第２の分布定数線路 １８ 第１のインダクタ １９ 第２のインダクタ ２０ 第１のコンデンサ ２１ ＧａＡｓ基板 ２２ 第１、第３、第５の並列ＦＥＴ群 ２３ 第２、第４、第６の並列ＦＥＴ群 ２４ 第１、第３、第５の並列抵抗群 ２５ 第２、第４、第６の並列抵抗群 ２６ スルーホール
Claims (3)
- 【請求項１】 入力，０゜出力，９０゜出力，分離の４
つのポートをもつランゲカプラと、上記ランゲカプラの
９０゜出力ポートにドレインが接続された第１のＦＥＴ
と、一端が第１のＦＥＴのソースに接続され他端が接地
された第１の抵抗と、上記ランゲカプラの分離ポートに
ドレインが接続された第２のＦＥＴと、一端が第２のＦ
ＥＴのソースに接続され他端が接地され第１の抵抗と同
じ抵抗値をもった第２の抵抗と、上記ランゲカプラの９
０゜出力ポートにドレインが接続された第３のＦＥＴ
と、一端が第３のＦＥＴのソースに接続され他端が接地
された第３の抵抗と、上記ランゲカプラの分離ポートに
ドレインが接続された第４のＦＥＴと、一端が第４のＦ
ＥＴのソースに接続され他端が接地され第３の抵抗と同
じ抵抗値をもった第４の抵抗と、上記ランゲカプラの９
０゜出力ポートにドレインが接続された第５のＦＥＴ
と、一端が第５のＦＥＴのソースに接続され他端が接地
された第５の抵抗と、上記ランゲカプラの分離ポートに
ドレインが接続された第６のＦＥＴと、一端が第６のＦ
ＥＴのソースに接続され他端が接地され第５の抵抗と同
じ抵抗値をもった第６の抵抗とで構成するとともに、こ
れら構成要素を半導体基板上で一体化し、かつ上記ラン
ゲカプラの入力ポートを入力端子、０゜出力ポートを出
力端子とした減衰器。 - 【請求項２】 上記のランゲカプラを分布定数ブランチ
ラインカプラで構成したことを特徴とする請求項１記載
の減衰器。 - 【請求項３】 上記ランゲカプラをスパイラルインダク
タ及びコンデンサを用いた集中定数化ブランチラインカ
プラで構成したことを特徴とする請求項１記載の減衰
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1736693A JPH06232607A (ja) | 1993-02-04 | 1993-02-04 | 減衰器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1736693A JPH06232607A (ja) | 1993-02-04 | 1993-02-04 | 減衰器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232607A true JPH06232607A (ja) | 1994-08-19 |
Family
ID=11942035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1736693A Pending JPH06232607A (ja) | 1993-02-04 | 1993-02-04 | 減衰器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232607A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001018959A1 (fr) * | 1999-09-02 | 2001-03-15 | Fujitsu Limited | Egaliseur a amplitude variable |
| US6922115B2 (en) | 2002-12-19 | 2005-07-26 | Mitsubishi Denki Kabushiki Kaisha | Attenuator with switchable transistors for controlling attenuation |
| JP2013528026A (ja) * | 2010-04-14 | 2013-07-04 | ピルツ ゲーエムベーハー アンド コー．カーゲー | 自動化技術のための無線ネットワーク化された装置 |
| WO2015174138A1 (ja) * | 2014-05-15 | 2015-11-19 | 日本電気株式会社 | 可変減衰器、減衰量調整回路及び減衰量調整方法 |
-
1993
- 1993-02-04 JP JP1736693A patent/JPH06232607A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001018959A1 (fr) * | 1999-09-02 | 2001-03-15 | Fujitsu Limited | Egaliseur a amplitude variable |
| US6922115B2 (en) | 2002-12-19 | 2005-07-26 | Mitsubishi Denki Kabushiki Kaisha | Attenuator with switchable transistors for controlling attenuation |
| JP2013528026A (ja) * | 2010-04-14 | 2013-07-04 | ピルツ ゲーエムベーハー アンド コー．カーゲー | 自動化技術のための無線ネットワーク化された装置 |
| WO2015174138A1 (ja) * | 2014-05-15 | 2015-11-19 | 日本電気株式会社 | 可変減衰器、減衰量調整回路及び減衰量調整方法 |
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