JPH04100270A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04100270A JPH04100270A JP21772990A JP21772990A JPH04100270A JP H04100270 A JPH04100270 A JP H04100270A JP 21772990 A JP21772990 A JP 21772990A JP 21772990 A JP21772990 A JP 21772990A JP H04100270 A JPH04100270 A JP H04100270A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は絶縁基板上に形成される半導体装置の静電気保
護回路に関する。
護回路に関する。
［従来の技術１
従来は絶縁基板上に薄膜トランジスタを形成した場合に
寄生ダイオードが同時形成されるということはなかった
。これは半導体基板上にバイポーラトランジスタやＭＯ
５Ｉ−ランシスタを形成すると同時に寄生ダイオードが
形成されるのとは大きな相違点であった。
寄生ダイオードが同時形成されるということはなかった
。これは半導体基板上にバイポーラトランジスタやＭＯ
５Ｉ−ランシスタを形成すると同時に寄生ダイオードが
形成されるのとは大きな相違点であった。
半導体基板上に形成される半導体装置の静電気保護回路
は前記寄生ダイオードを利用して構成されていた。
は前記寄生ダイオードを利用して構成されていた。
［発明が解決しようとする課題］
しかし、絶縁基板上では薄膜トランジスタを形成する際
に、寄生ダイオードが同時形成されることがないので、
製造工程数を増やさずに、ダイオードを用いた。静電気
保護性能が高い静電気保護回路を構成できないという問
題点を有する。
に、寄生ダイオードが同時形成されることがないので、
製造工程数を増やさずに、ダイオードを用いた。静電気
保護性能が高い静電気保護回路を構成できないという問
題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、絶縁基板上に形成される半導体
装置に形成される薄膜トランジスタの製造工程と同時に
形成されかつ静電気保護性能が高い静電気保護回路を提
供するところにある。
の目的とするところは、絶縁基板上に形成される半導体
装置に形成される薄膜トランジスタの製造工程と同時に
形成されかつ静電気保護性能が高い静電気保護回路を提
供するところにある。
［課題を解決するだめの手段］
本発明の静電気保護回路は、絶縁基板上に形成されるも
のであって、薄膜トランジスタのソス、ゲート、ドレイ
ン部として形成されるイオンドープされた非結晶シリコ
ン材料と同一の材料でかつ薄膜トランジスタのソース、
ゲート、ドレイン部と同一の製造工程で形成される静電
気保護回路の入力抵抗を有することを特徴とする。
のであって、薄膜トランジスタのソス、ゲート、ドレイ
ン部として形成されるイオンドープされた非結晶シリコ
ン材料と同一の材料でかつ薄膜トランジスタのソース、
ゲート、ドレイン部と同一の製造工程で形成される静電
気保護回路の入力抵抗を有することを特徴とする。
［実 施 例］
第１図は本発明の実施例における静電気保護回路を用い
た半導体装置の断面図である。第１図において１は絶縁
基板である０機能的には透明基板でも良く、導電体で裏
打ちされた絶縁基板でも良い。材料的には石英板、サフ
ァイヤ基板、水晶板、ガラス板など特に制限は無く、前
記材料を多層化したものでも良い。２．３０．３１．３
２は非結晶シリコン材料が、たとλば１０００人から５
０００人程度０厚さで絶縁基板１上に成膜され、次に所
用のパターンにフォトリングラフグラフィ技術によって
バターニングされ、次に非結晶シリコン薄膜２．３０．
３１．３２の表面を酸化してゲート酸化膜４を１０００
人程度成膜する。
た半導体装置の断面図である。第１図において１は絶縁
基板である０機能的には透明基板でも良く、導電体で裏
打ちされた絶縁基板でも良い。材料的には石英板、サフ
ァイヤ基板、水晶板、ガラス板など特に制限は無く、前
記材料を多層化したものでも良い。２．３０．３１．３
２は非結晶シリコン材料が、たとλば１０００人から５
０００人程度０厚さで絶縁基板１上に成膜され、次に所
用のパターンにフォトリングラフグラフィ技術によって
バターニングされ、次に非結晶シリコン薄膜２．３０．
３１．３２の表面を酸化してゲート酸化膜４を１０００
人程度成膜する。
次に非結晶シリコン材料をたとえば６０００人から】ｕ
ｍ程度の厚さて成膜して所用のパターンでエツチングし
てゲート部５を形成する９次にゲト部５をマスクとして
イオンドープをすることによって薄膜トランジスタ８の
ソース部３０、ドレイン部３１が活性化され、ゲート部
５にマスクされた部分がチャネル部２として機能する。
ｍ程度の厚さて成膜して所用のパターンでエツチングし
てゲート部５を形成する９次にゲト部５をマスクとして
イオンドープをすることによって薄膜トランジスタ８の
ソース部３０、ドレイン部３１が活性化され、ゲート部
５にマスクされた部分がチャネル部２として機能する。
イオンドープすることによって入力抵抗３２、ソース部
３０、ドレイン部３１のシート抵抗は３に〜５０にΩ／
口程度の値になる。またゲート部のシート抵抗は２０〜
４０Ω／四程度になるように不純物を混入して成膜され
る。これらのシート抵抗値は膜厚、イオンドープする材
料及びイオンドープ量によって前後するのは当然である
６６は眉間絶縁膜であり、７０．７１．７２は金属配線
膜である。層間絶縁膜６は例えばＣＶＤ５ ｉ Ｏ□が
１． ｒ、ｒｍ程度成膜される。また金属配線膜７０．
７１．７２はアルミニウムなどを１μｍ程度スパッタし
て形成し、そのシート抵抗は０２Ω／口程度である。な
お第１図においてパッシベーション膜は省略しである。
３０、ドレイン部３１のシート抵抗は３に〜５０にΩ／
口程度の値になる。またゲート部のシート抵抗は２０〜
４０Ω／四程度になるように不純物を混入して成膜され
る。これらのシート抵抗値は膜厚、イオンドープする材
料及びイオンドープ量によって前後するのは当然である
６６は眉間絶縁膜であり、７０．７１．７２は金属配線
膜である。層間絶縁膜６は例えばＣＶＤ５ ｉ Ｏ□が
１． ｒ、ｒｍ程度成膜される。また金属配線膜７０．
７１．７２はアルミニウムなどを１μｍ程度スパッタし
て形成し、そのシート抵抗は０２Ω／口程度である。な
お第１図においてパッシベーション膜は省略しである。
以上のような構造および製造過程によって静電気保護回
路は提供されるわけであるが、改に第２図に示す本発明
の静電気保護回路の実施例の回路図を説明する。第２図
は薄膜トランジスタが相補型で形成されるＣＭＯ３構成
の回路を用いている。第１図と対応する部分は同一番号
を付した。
路は提供されるわけであるが、改に第２図に示す本発明
の静電気保護回路の実施例の回路図を説明する。第２図
は薄膜トランジスタが相補型で形成されるＣＭＯ３構成
の回路を用いている。第１図と対応する部分は同一番号
を付した。
２０２はＮチャネル；Ｊ膜ｈランジスタ、２０３はＰチ
ャネル薄膜トランジスタ、２０６は電源、２０５は入力
インバータである。７２は外部入力端子てあり、静電気
保護回路はこの外部入力端子７２に印加される過大な電
気ストレス（電圧や電荷の形で印加される。）に対して
半導体装置内部の素子が破壊しないように保護する機能
を有するものである。３２は入力抵抗である。第１図の
実施例では、入力抵抗３２を、ソース部３０とドレイン
部３１と一括形成しているが、入力抵抗３２をゲート部
３２と一括形成しても良い、またドレイン部３１と入力
抵抗３２を金属配線膜７１で接続する代りに、ドレイン
部３１あるいはソース部３０を入力抵抗３２と連続した
パターンとして形成しても良い。入力抵抗３２はＰチ゛
ヤネル薄膜トランジスタ２０３、Ｎチャネル薄且莫トラ
ンジスタ２０２、どちらのトランジスタのソース部、ゲ
ート部、ドレイン部と同一工程で形成しても良い。通常
ＣＭＯＳ構成の半導体装置の場合、イオンドープがＰチ
ャネルあるいはＮチャネルのトランジスタのどちらかに
対して２度行なわれる場合がある。２度イオンドープし
たソース部、ドレイン部のシート抵抗はバラツキが大き
くなるので、イオンドープが１回だけ行なわれたソース
部、ドレイン部と一括して形成される入力抵抗３２が望
ましい。
ャネル薄膜トランジスタ、２０６は電源、２０５は入力
インバータである。７２は外部入力端子てあり、静電気
保護回路はこの外部入力端子７２に印加される過大な電
気ストレス（電圧や電荷の形で印加される。）に対して
半導体装置内部の素子が破壊しないように保護する機能
を有するものである。３２は入力抵抗である。第１図の
実施例では、入力抵抗３２を、ソース部３０とドレイン
部３１と一括形成しているが、入力抵抗３２をゲート部
３２と一括形成しても良い、またドレイン部３１と入力
抵抗３２を金属配線膜７１で接続する代りに、ドレイン
部３１あるいはソース部３０を入力抵抗３２と連続した
パターンとして形成しても良い。入力抵抗３２はＰチ゛
ヤネル薄膜トランジスタ２０３、Ｎチャネル薄且莫トラ
ンジスタ２０２、どちらのトランジスタのソース部、ゲ
ート部、ドレイン部と同一工程で形成しても良い。通常
ＣＭＯＳ構成の半導体装置の場合、イオンドープがＰチ
ャネルあるいはＮチャネルのトランジスタのどちらかに
対して２度行なわれる場合がある。２度イオンドープし
たソース部、ドレイン部のシート抵抗はバラツキが大き
くなるので、イオンドープが１回だけ行なわれたソース
部、ドレイン部と一括して形成される入力抵抗３２が望
ましい。
次に第３．４図を用いて第２図に示した本発明の静電気
保護回路の回路動作を説明する。第３図は本発明の静電
気保護回路の等価回路を示す回路図である。抵抗ＲＴは
第２図におけるＰチャネル薄膜トランジスタ２０３とＮ
チャネル薄膜トランシスタ２０２を電圧可変抵抗として
置換したものである６また抵抗ＲＴに印加される電圧■
□と電流エアの関係を示した特性図が第４図である。入
力静電容量ＣＩＮは入力インバータ２０５の入力静電容
量とＰチャネル薄膜トランジスタ２０３とＮチャネル薄
膜トランジスタ２０２のドレインゲート間静電容量を置
換したコンデンサである。またコンデンサＣＤは疑似的
に初期電圧■を蓄えた電気ストレス源である。スイッチ
Ｓを閉しると入力端子７２に初期電圧■が印加される。
保護回路の回路動作を説明する。第３図は本発明の静電
気保護回路の等価回路を示す回路図である。抵抗ＲＴは
第２図におけるＰチャネル薄膜トランジスタ２０３とＮ
チャネル薄膜トランシスタ２０２を電圧可変抵抗として
置換したものである６また抵抗ＲＴに印加される電圧■
□と電流エアの関係を示した特性図が第４図である。入
力静電容量ＣＩＮは入力インバータ２０５の入力静電容
量とＰチャネル薄膜トランジスタ２０３とＮチャネル薄
膜トランジスタ２０２のドレインゲート間静電容量を置
換したコンデンサである。またコンデンサＣＤは疑似的
に初期電圧■を蓄えた電気ストレス源である。スイッチ
Ｓを閉しると入力端子７２に初期電圧■が印加される。
その際に入力抵抗３２に流れる電流を１とし、入力抵抗
３２の値をＲ３２とするとｉ＝Ｖ／Ｒ３２（時間はスイ
ッチＳを閉した時間）である。この電流値ｉ＝Ｖ／Ｒ３
２は入力静電容量Ｃ＋ｓをすべて流れる。
３２の値をＲ３２とするとｉ＝Ｖ／Ｒ３２（時間はスイ
ッチＳを閉した時間）である。この電流値ｉ＝Ｖ／Ｒ３
２は入力静電容量Ｃ＋ｓをすべて流れる。
入力静電容量ＣＩＮがある程度充電されて、端子７１の
電圧が上昇するに従って抵抗ＲＴからコンデンサＣＩ、
及入力静電容量ＣＩＨの電荷が放ｉＩ（第４図参昭）さ
れる。抵抗Ｒｔの端子電圧は端子７１の電圧に示される
ようにＯからｖＰまで上昇し次に０まで下降する。すな
わち抵抗ＲＴの動作点は第４図において電圧ＶＴ＝Ｏか
らＶ Ｔ ＝ Ｖ ｐに移動し、次にＴＴ＝Ｏに移動す
る。
電圧が上昇するに従って抵抗ＲＴからコンデンサＣＩ、
及入力静電容量ＣＩＨの電荷が放ｉＩ（第４図参昭）さ
れる。抵抗Ｒｔの端子電圧は端子７１の電圧に示される
ようにＯからｖＰまで上昇し次に０まで下降する。すな
わち抵抗ＲＴの動作点は第４図において電圧ＶＴ＝Ｏか
らＶ Ｔ ＝ Ｖ ｐに移動し、次にＴＴ＝Ｏに移動す
る。
前述の説明のとおり、電流１の尖頭値Ｎ／Ｒ３□はすべ
て入力静電容量ＣＩＮを流れる。（端子７１の電圧の初
期値がＯなので）ここで入力静電容量ＣＩＮとは第１図
に示すゲート酸化膜４が誘電体としてサンドイッチされ
ているコンデンサである。
て入力静電容量ＣＩＮを流れる。（端子７１の電圧の初
期値がＯなので）ここで入力静電容量ＣＩＮとは第１図
に示すゲート酸化膜４が誘電体としてサンドイッチされ
ているコンデンサである。
非結晶シリコンを酸化させて形成したゲート酸化膜は従
来の単結晶シリコンの酸化膜に比べてピンホールが多く
、欠陥も多いので、耐圧が低く 大きな充ｉｉ電流に耐
えらねず、静電気ストレスに弱かった。そこで入力抵抗
３２の値を大きく設定し電流１の尖頭値Ｖ ／ Ｒｓ２
の値を小さくすると静電気ストレスに強くなることがわ
かった。また、入力抵抗３２を大きくすると、入力抵抗
３２と入力静電容量ＣＩＮの積に比例する入力遅延が大
きくなる。そこで入力インバータ２０５のトランジスタ
サイズを小さくして大力静電容量Ｃ１を小さくする。ま
た抵抗ＲＴの最小値Ｒ１□、。の１０倍程度の大きさ以
上に入力抵抗３２の抵抗値Ｒ３２を設定すると端子７１
の尖頭電圧ｖＰは印加電圧■の０１倍以下になるので望
ましい、絶縁基板上に形成された半導体装置では寄生ダ
イオードが存在しないので、不要な入力容量がつかず、
そのため入力抵抗３２を大きくして静電気保護性能を高
めることができる。入力インバータ２０５のトランジス
タサイズを小さくして入力抵抗３２の値を太きくず名こ
とによって静電気保護性能が高まるが、人力インバータ
２０５のトランジスタサイズを小さくすると、ゲート酸
化膜４の欠陥が含まれる確率が低（なるので飛躍的に静
電気ストレスに強（なる。入力抵抗３２が特に、薄膜ト
ランジスタのソース部、ドレイン部と一括して形成され
る場合には次のような効果がある。■ゲート部に比ベシ
ート抵抗が１００倍程程度いので同じ抵抗値を形成する
場合スペースを必要としない、また浮遊静電容量がほと
んどなくなるので、入力静電容量Ｃいが小さくなり、入
力遅延が減少する。■ゲート酸化１莫４におおわれてい
るので抵抗値の安定性が良い。
来の単結晶シリコンの酸化膜に比べてピンホールが多く
、欠陥も多いので、耐圧が低く 大きな充ｉｉ電流に耐
えらねず、静電気ストレスに弱かった。そこで入力抵抗
３２の値を大きく設定し電流１の尖頭値Ｖ ／ Ｒｓ２
の値を小さくすると静電気ストレスに強くなることがわ
かった。また、入力抵抗３２を大きくすると、入力抵抗
３２と入力静電容量ＣＩＮの積に比例する入力遅延が大
きくなる。そこで入力インバータ２０５のトランジスタ
サイズを小さくして大力静電容量Ｃ１を小さくする。ま
た抵抗ＲＴの最小値Ｒ１□、。の１０倍程度の大きさ以
上に入力抵抗３２の抵抗値Ｒ３２を設定すると端子７１
の尖頭電圧ｖＰは印加電圧■の０１倍以下になるので望
ましい、絶縁基板上に形成された半導体装置では寄生ダ
イオードが存在しないので、不要な入力容量がつかず、
そのため入力抵抗３２を大きくして静電気保護性能を高
めることができる。入力インバータ２０５のトランジス
タサイズを小さくして入力抵抗３２の値を太きくず名こ
とによって静電気保護性能が高まるが、人力インバータ
２０５のトランジスタサイズを小さくすると、ゲート酸
化膜４の欠陥が含まれる確率が低（なるので飛躍的に静
電気ストレスに強（なる。入力抵抗３２が特に、薄膜ト
ランジスタのソース部、ドレイン部と一括して形成され
る場合には次のような効果がある。■ゲート部に比ベシ
ート抵抗が１００倍程程度いので同じ抵抗値を形成する
場合スペースを必要としない、また浮遊静電容量がほと
んどなくなるので、入力静電容量Ｃいが小さくなり、入
力遅延が減少する。■ゲート酸化１莫４におおわれてい
るので抵抗値の安定性が良い。
［発明の効果１
以上のように本発明によれば次のような効果を有する。
静電気保護回路の入力抵抗は薄膜トランジスタのソース
部、ゲート部、ドレイン部と一括形成されるので、製造
工程が簡略である。絶縁基板上に形成される半導体装置
の特徴を生かして、抵抗Ｒ工の最小値ＲＴｍ１ｎの１０
倍程度の大きさ以上に入力抵抗３２の値をすることによ
って静電気保護性能が向上する。
部、ゲート部、ドレイン部と一括形成されるので、製造
工程が簡略である。絶縁基板上に形成される半導体装置
の特徴を生かして、抵抗Ｒ工の最小値ＲＴｍ１ｎの１０
倍程度の大きさ以上に入力抵抗３２の値をすることによ
って静電気保護性能が向上する。
本発明はドライバー内蔵アクティブマトリックスデイス
プレィ、イメージセンサなどに効果的である。
プレィ、イメージセンサなどに効果的である。
第１図は本発明の静電気保護回路を用いた半導体装置の
一実施例を示す断面図６ 第２図は本発明の静電気保護回路の一実施例を示す回路
図。 第３図は本発明の静電気保護回路を説明するための等価
回路図。 第４図は抵抗Ｒ１ の電圧電流特性図。 ・絶縁基板 ・薄膜トランジスタ ・ソース部 ・ゲート部 ドレイン部 入力抵抗 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第１図
一実施例を示す断面図６ 第２図は本発明の静電気保護回路の一実施例を示す回路
図。 第３図は本発明の静電気保護回路を説明するための等価
回路図。 第４図は抵抗Ｒ１ の電圧電流特性図。 ・絶縁基板 ・薄膜トランジスタ ・ソース部 ・ゲート部 ドレイン部 入力抵抗 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第１図
Claims (1)
- 絶縁基板上に形成される半導体装置の静電気保護回路
において、薄膜トランジスタのソース、ゲート、ドレイ
ン部として形成されるイオンドープされた非結晶シリコ
ン材料と同一の材料でかつ薄膜トランジスタのソース、
ゲート、ドレイン部と同一工程で形成される入力抵抗を
有する静電気保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21772990A JP2959077B2 (ja) | 1990-08-18 | 1990-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21772990A JP2959077B2 (ja) | 1990-08-18 | 1990-08-18 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11139216A Division JP3065077B2 (ja) | 1999-05-19 | 1999-05-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04100270A true JPH04100270A (ja) | 1992-04-02 |
| JP2959077B2 JP2959077B2 (ja) | 1999-10-06 |
Family
ID=16708830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21772990A Expired - Fee Related JP2959077B2 (ja) | 1990-08-18 | 1990-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959077B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595648A1 (en) * | 1992-10-30 | 1994-05-04 | Sharp Kabushiki Kaisha | A thin-film transistor circuit having a load device and a driver transistor and a method of producing the same |
| JP2008177466A (ja) * | 2007-01-22 | 2008-07-31 | Epson Imaging Devices Corp | 表示装置およびその表示装置を備えた電子機器 |
| JP2009075506A (ja) * | 2007-09-25 | 2009-04-09 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| CN101419978A (zh) * | 2007-10-22 | 2009-04-29 | 三星移动显示器株式会社 | 有机发光显示器 |
| JP2014197678A (ja) * | 2008-12-24 | 2014-10-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US20210376028A1 (en) * | 2018-07-02 | 2021-12-02 | Samsung Display Co., Ltd. | Display device |
-
1990
- 1990-08-18 JP JP21772990A patent/JP2959077B2/ja not_active Expired - Fee Related
Cited By (13)
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