JPH04101457A

JPH04101457A - 半導体回路製造装置、半導体回路製造方法、及び該方法により製造される半導体回路

Info

Publication number: JPH04101457A
Application number: JP2218100A
Authority: JP
Inventors: Eiji Masuda; 英司増田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-08-21
Filing date: 1990-08-21
Publication date: 1992-04-02
Anticipated expiration: 2011-06-12
Also published as: KR960010930B1; JP2505918B2; US5252508A; KR920005333A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は、半導体製造装置および方法に関し、特に半導
体基板上に半導体素子を形成し、形成された半導体素子
を配線接続して製造される半導体回路、例えばＭＯ８形
半導体回路の製造装置および方法に関する。

シ（従来技術）半導体素子を金属配線で選択的に接続する技術は、従来
マスタースライス方式と呼ばれている。

その−例は、例えば特公平１−１．３２２３ｒ半導体集
積回路装置」に開示されている。

マスタースライス方式は、設計から製造までの期間を短
くする目的で発展した技術であり、製造歩留まりを改良
しようとする目的及び効果は持っていなかった。

製造歩留まりを設計方式で改良する従来技術としては、
例えば特公平１−１６０１３ｒ配線パターンの経路決定
法」が知られている。これは、論理規模の大きなＬＳＩ
では、配線パターン量が飛躍的に増大し、そのパターン
間のショート不良率が増大するので製造歩留まりが悪く
なるという傾向を改善する方法として、配線領域を直線
で分割し、パターン間隔を均等に分散させることにより
パターン間のショート不良率を減少させようとするもの
である。しかし、この従来技術では、微細加工の進んだ
ＬＳＩに適用した場合、素子形状の製造バラツキによる
素子特性の変化量が増大し製造歩留まりが悪化する、と
いう傾向を改善する効果を有しないという欠点があった
。

微細加工の進んだＬＳＩにおいて、いかに素子形状の製
造バラツキにより素子特性の変化量が増大するか、ひい
ては製造歩留まりが悪化するがを検討する為の基本デー
タとして、Ｂ、Ｄａｖａｒｉ、Ｗ、Ｈ，Ｃｈａｎｇ等の
報告（Ｂ、　１）ａｖａｒ　ｉ　、　ｅｔａｌ、”旧ｇ
ｈ　Ｐｃｒｒｏｒｍａｎｃｅ　０．２５　μｍ　０ＭＯ
３Ｔｅｃｈｎｏｌ。

ｇｌ”’、ＩＥＤＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓ
ｔ、ｐｐ、５Ｂ−５９，１９８８，）がある。特にこの
文献中のＦｉｇ、５では、試作デバイスの測定データに
基づいた飽和トランスコンダクタンスと実効チャネル長
の依存関係が示されている。これによれば、ｐチャネル
形ＦＥＴで、実効チャネル長２．０μｍで飽和ｉ・ラン
スコンダクタンス約３０　ｍ　Ｓ　／　ｍ　ｍ　、、　
１−　、　　ＯＩｔ　ｍて約５０ｍ５／ｍｍ、０．５μ
ｍで約８５ｍ５／ｍｍ、０゜３μｍで約１．２０ｍ５／
ｍｍ、０．１μｍで約２００　ｍ　Ｓ　／　ｍ　ｍであ
る。

この基本データに基づいて、２．０μｍのデバイス技術
と０．３μｍのデバイス技術を比較する。

一般に実効チャネル長は素子ゲート部のポリシリコン長
でほぼ決まり、このゲート部ポリシリコン長には素子形
成工程のエツチング等の加工精度でその製造バラツキが
付随する。それらはいかに微細加工技術が進展しても一
定値は存在するもので、量産工場の設備では普通±０．
２μｍ程度のバラツキがある。従って、２．０μｍのデ
バイス技術では飽和トランスコンダクタンスは約２５〜
３５ｍ　Ｓ　／　ｍ　ｍの素子特性のバラツキを持つの
に対して、０．３μｍのデバイス技術では、実効チャネ
ル長が０．５〜０．１μｍのバラツキを持つことから、
飽和トランスコンダクタンスは約８５〜２００　ｍ　Ｓ
　／　ｍ　ｍもの大きな素子特性のバラツキを持つこと
になる。このことは、トランスコンダクタンスか素子の
動作スピードに比例することがら、ＬＳＩの動作スピー
ドか２倍以上のバラツキを持つことを意味する。つまり
、デバイス技術の進展があってもＬＳＩの動作スピード
という点では格段の向上が得られないことになるという
著しい欠点があった。

それらを具体的に列挙すれば、次の３点である。

第一に、ＬＳＩのいわゆる出力バッファは、普通、外部
の大きな負荷容量を駆動するが、上記の素子のゲート部
のポリシリコン長のバラツキの最大限界と最小限界を仮
定して素子値を設計すると、余りにもバラツキの範囲か
広すぎて最適な設計が困難になるという欠点が生じる。

例えば、最小限界に近いところで設計すれば、最大限界
に近く製造されるときに所定のスピードに達ぜす、製造
歩留まりを低下させ、また逆に、最大限界に近いところ
で設計しても、最小限界に近く製造されるときに駆動電
流が多大となり、波形のリンギングなどの乱れが生じ、
所定の波形特性から逸脱し、製造歩留まりを低下させる
ことになる。

第二に、動作スピードの問題である。ＬＳＩ内部回路に
は高速の動作スピードを要求される機能モジュールがあ
る。例えばＡＬＵ、インクリメンタ回路はその例である
が、ＬＳＩ全体の動作スピードを律速することが多い。

従来、素子のゲート部のポリシリコンチャネル長のバラ
ツキの最大限界近くを仮定して回路を設計するのが普通
であるが、微細加工が進むと上記最大限近くでは素子の
特性はそれほど向」ニしないので、過大な素子値設計と
なり、有効なシリコンエリア内に収めることが困難にな
り、最適設計が困難にな、るという欠点があった。

第三に、従来マスタースライス方式と呼ばれているＬＳ
Ｉでも、上述のように微細加−Ｌが進むと、セルを形成
する素子のゲート長のバラツキの最大限界と最小限界か
開き過ぎるため、製品毎に限界動作スピードが大きなバ
ラツキを持ち、製品歩留まりを低下させる大きな要因に
なっていた。

（発明が解決しようとする課題）以」二の様に、従来の微細加工の進んだＬＳＩ加工技術
では、素子形状の製造バラツキによる素子特性の変化量
が増大し、第一に、製品歩留まりが悪化する、第二に、
一定のシリコンエリアに収める素子及び回路設計が極め
て困難になる、第三に、特にマスタースライス方式と呼
ばれているＬＳＩではセルを形成する素子のゲート長の
バラツキの最大限界と最小限界か開き過ぎ、バーツナラ
イズする製品毎に限界動作スピードが大きなバラツキを
持ち、製造歩留まりを低下させるという３つの欠点があ
った。

本発明は、」二記問題点を解決するもので、その目的は
素子特性のバラツキから起こる動作スピドのバラツキを
非常に狭い範囲に限定して、高い歩留まりを実現し、高
速動作回路における設計の容易化を図ることのできる半
導体回路製造装置及び方法を提供することである。

［発明の構成］（課題を解決するための手段）前記課題を解決するために、半導体基板上に半導体素子
を形成し、形成された半導体素子を配線接続して崖導体
回路を製造する半導体回路製造装置において、素子の形
状か僅かに異なる複数個の半導体素子又は素子群を形成
する素子形成手段と、形成された素子の形状を測定する
測定手段と、前記測定手段の測定データをもとに半導体
素子又は素子群を選択的に配線接続する配線手段とを有
することを要旨とする。

（作用）本発明の半導体製造装置では、まず、半導体回路に相当
する素子又は素子群の形状が僅かに異なる複数の回路を
予め設計しておき、この素子の主要形状が形成された時
点で素子の形状を測定し、この測定データをもとにあら
かじめ設計された回路の選択をし、その選択された回路
に基づいて配線接続する。

（実施例）まず、本発明に従う半導体回路製造装置は、第１図に示
す如く、素子の形状が僅かに異なる複数個の半導体素子
又は素子群を形成する素子形成手段１と、形成された素
子の形状を測定する測定手段３と、前記測定手段３の測
定データをもとに半導体素子又は素子群を選択的に配線
接続する配線手段５とを有している。

次に、第２図を用いて、本発明による半導体回路の製造
工程の流れの概要を説明する。一般に超ＬＳＩと呼ばれ
る半導体製品を製造するにあたり、前もって素子の配置
、素子の形状、素子間の配線などをレイアウトしたマス
クと呼ばれるのを設計する。本発明による半導体製造装
置では、まず、ステップ］０］て、半導体回路に相当す
る素子又は素子群の形状、例えばＭＯＳプロセスにおい
ては、ゲート長等が僅かに異なる回路を予め設計してお
く。次に、ステップ１０３で製造工程を開始し、ステッ
プ］０５て上記素子の主要形状を決定し、ステップ］０
７で、形成された特定の素子（通常、モニタ用の素子）
の形状、例えばゲート長がモニタ可能な特定のパターン
を、例えば光学的或いは電気的方法により測定する。ス
テップ］０９では、このモニタされた素子の形状の測定
ブタをもとに、予め設計された回路を選択する。

その選択は具体例としては配線工程で用いるマスクであ
る。更に、」二記つニハエ程は引き続き進められ、ステ
ップ］１］の配線工程で、選択された回路のマスクを適
用し、所用の機能を満たすテップとなる。

第３図及び第４図は、本発明をＭＯ３形半導体製造工程
に適用した第１及び第２の実施例である。

一般に、ＭＯ３形半導体製造工程では、ステップ］−２
１からステップ］３５に至るまで、ウェル形成、素子分
離、チャネル形成、ソースドレイン形成、コンタクトホ
ール形成、第一メタル配線、層間工程、第二メタル配線
を順に進める。第３図の第１の実施例では、本発明の構
成要素である素子形状測定をＭＯ８素子のチャネル長の
光学的測定により、また、配線］−程での選択を第１メ
タル用］０マスクの選択により行なうものである。ステップ１２１
でのウェル形成、ステップ１２３での素子分離、ステッ
プ１２５でのチャネル生成後、ステップ１３７でＭＯ８
素子のポリシリコンによるチャネル長を光学的に測定し
、チャネル長が期待値に対し、細め、太め等どの範囲で
できているかの知見を得る。そして、ステップ１３つで
、得られたチャネル長の知見によって第１メタルマスク
を選択する。その後、工程は通常のＭＯ８形半導体製造
工程に戻り、ステップ］２７のソースドレイン形成工程
、ステップ１２９のコンタクトホール形成工程と進み、
ステップ１３１で、ステップ１３９で選択した第１メタ
ルマスクを適用し、予め設計、配置された半導体素子の
適当なものを選択してメタル配線接続する。そして、次
のステップ１３３の層間工程、ステップ１−３５の第２
メタル配線工程と進み所望のＭＯ３形半導体回路を得る
。

尚、本実施例では、第１メタルマスクで半導体素子の適
当なものを選択してメタル配線接続する例を示したが、
これらに限られることなく、第２メタル配線工程でも、
第３メタル配線工程でもよく、更にそれらの複合でもよ
い。要するチャネル長の知見が得られた後の配線工程で
あればよい。

第４図の第２の実施例は、本発明の構成要素である素子
形状測定をＭＯ８素子のチャネル長の電気的測定により
、また、配線］工程での選択を第２メタル用マスクの選
択により行うものである。ステップ１２１−から１３１
まで通常のＭＯ８形半導体製造工程を進めると、ＭＯＳ
ＦＥＴの素子は端子電極も含め完成しており、ステップ
１４１に進んで、例えばモニタ用のＭＯ３ＦＥＴチャネ
ル長を電気的に測定することができる。一方法として、
直接ＭＯ８ＦＥＴの電流電圧特性を測定し、その素子の
駆動能力からチャネル長を推定するものがあり、他の方
法として、チャネル長を形成するポリシリコンの抵抗値
をモニタ回路で測定しチャネル長を推定するものがある
。その結果チヤネル長が期待値に対し、細め、太め等ど
の範囲でできているかの知見を得る。

そして、ステップ１４３で、得られたチャネル］２長の知見によって第２メタルマスクを選択する。

その後、工程は通常のＭＯ８形半導体製造工程に戻り、
ステップ１３Ｂでの層間工程の後、ステップ１３５で、
ステップ１４３で選択した第２メタルマスクを適用し、
予め設計、配置された半導体素子の適当なものを選択し
てメタル配線設備接続し、所望のＭＯ５形半導体回路を
得る。尚、本実施例では、第２メタルマスクで半導体素
子の適当なものを選択してメタル配線接続する例を示し
たが、これに限られることなく、第３メタル配線工程で
も、第４メタル配線工程でもよく、更にそれらの複合で
もよい。要するにチャネル長の知見が得られた後の配線
工程であればよい。

第５図は、本発明の構成要素である形状が僅かに異なる
素子又は素子群をＭＯ９Ｏ９形半導体出力回路用した実
施例である。

通常、ＭＯ５形半導体出力回路は、一定のチャネル長と
チャネル幅を持つ一組のｐチャネル形ＭＯ８ＦＥＴ及び
ｎチャネル形ＭＯ３ＦＥＴをドレインに共通に接続して
出力とし、それぞれのソー］３スを電源、グランドに接続してそれぞれのゲートをコン
トロールするものである。本実施例では、製造しようと
する基準に対しチャネル長が大、中、小である３組の同
等なＭＯ５ＦＥＴ２１．２３．２５を予め設計し、ゲー
トを制御すべき入力信号をメタル配線マスクで選択する
。例えば、プロセス設計上チャネル長の期待値として、
０．５μｍに仕」二がるＭＯＳＦＥＴの場合、チャネル
長を０゜６ｐｍ−，０，５μｍ、Ｓｏ、４μｍに設計し
ておき、何らかの原因でチャネル長が太めに仕上がった
場合は、ＭＯ３ＦＥＴ２１を■、２３を■、２５を■と
いうように０．４μｍのＭＯＳＦＥＴを選択するメタル
配線を施す。また何らかの原因でチャネル長が細めに仕
上がった場合は、ＭＯ５ＦＥＴ２１を■、２３を■、２
５を■と、０．６μｍのＭＯＳＦＥＴを選択するメタル
配線を施す。更に、何等支障もなくチャネル長が期待値
０．５μｍに近く仕上がった場合は、ＭＯ８ＦＥＴ２１
を■、２３を■、２５を■と、０．５μｍのＭＯＳＦＥ
Ｔを選択するメタル配線を施す。

本実施例によれば、従来技術では、チャネル長の仕上が
り値に非常に敏感な出力遅延特性のバラツキより不良テ
ップとなっていたものが良品テップとなり、歩留まりを
飛躍的に上げることができる。また、プロセスのバラツ
キが実質的に小さく製造できるので、設計の容易さは格
段に向」ニする。

これらの効果はサブミクロンプロセスが微細化に進めば
進む程顕著に現われる。

第６図は、いわゆるクリティカルパスと称せられる、素
子遅延特性が歩留まりに顕著に影響する回路ブロックに
本発明を適用したものである。回路ブロックの例として
は、３２ビツトの加減算回路ブロックの桁伝達回路であ
る。このクリティカルバスを含む回路ブロックについて
、ブロックを構成する素子の形状（本実施例ではＭＯＳ
ＦＥＴのチャネル長）を僅かに異ならせた複数個（チャ
ネル長が大、小）の同一機能の回路ブロック２７．２つ
を予め設計しておき、どちらかのブロックの入出力をメ
タル配線で選択して所用の機能を実現する。また、選択
しない回路ブロックは誤動作の原因とならないように電
源、グランドの配線を接続状態にすることも考えられる
。

第７図、第８図、及び第９図はマスタースライスＬＳＩ
或いはゲートアレイＬＳＩと呼ばれるＬＳＩの一製品形
態、設計方法に本発明を適用したものである。このＬＳ
Ｉで通常用いられる基本セルは、ｐチャネル形ＭＯ３Ｆ
ＥＴ　（０ＭＯ３ＦＥＴ）を２個とｎチャネル形ＭＯ８
ＦＥＴ　（ｐＭ。

５ＦＥＴ）を２個で構成されるもので、簡単な内部配線
を施すことにより２人力ＮＡＮＤゲート等の論理ゲート
を実現できる。

第７図は、本発明に係る配線工程前のテップ上の基本セ
ルの等価回路を示したもので、デバイス構造はＣＭＯ３
形を構成している。この基本セルは、チャネル長が比較
的大なるＭＯ３ＦＥＴ４個組３１．３３．４１．４３と
、チャネル長が比較的小なるＭＯ８ＦＥＴ４個組３５．
３７．４５．４７とから構成されており、３１．３３．
３５．３７はｎＭＯ８ＦＥＴ、４１．４３．４５．４７
は０ＭＯ３ＦＥＴである。本実施例は、この基本セルを
予めテップ上に多数構成し、配線工程で所望の論理回路
を実現する素子を選択配線するものである。

第８図は、第７図の等価回路に相当する基本セルのパタ
ーン図である。近年では、３層以上の多数の配線層を用
いるゲートアレイ用プロセスの実用化が進んでいるが、
本実施例では、説明の都合上２層メタル工程を有するプ
ロセス例で説明する。

尚、本発明の実現は、２層メタル工程に限定されるもの
ではなく、３層以上の配線工程に容易に適用できる。

第８図中、チャネルを形成するパターン５１〜５８はポ
リシリコンで、その両端は接続部５　］、　ａ〜５８ａ
、５１ｂ〜５８ｂを介して第１メタル層に選択接続でき
る。６１〜６５はｎ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのソース、
ドレインを形成する拡散層で、７１〜７５は０ＭＯ３Ｆ
ＥＴのソース、トレインを形成する拡散層である。選択
されたＭＯＳＦＥＴ群のソース、トレインは接続部６１
　ｃ〜６５ｃ及び７１ｃ〜７５ｃを介して第１メタル層
に選択接続される。配線８１．８３は第２メタル層で配
線される電源、接地ラインである。

第９図は、第８図のパターンに２人力ＮＡＮＤゲートの
論理ゲートを実現するだめの為の配線を施した図である
。即ち、入力Ａと入力ＢのＮＡＮＤ論理としてＣを出力
する。その製造工程は、次の３つのステップよりなる。

第一に、作成しようとするウェハがメタル配線工程に達
するまでに、ウェハプロセス上ポリシリコンのゲート長
に対応するポリシリコンの素子形成を光学的、或いは電
気的に測定し、期待値に対して太めか細めか判断する。

ここでは、太めであったとする。第二に、論理回路を実
現する配線工程用マスクを作る際の配線データとして、
チャネル長が小のＭＯ３ＦＥＴ群９３を選択する。第三
に、選択されたＭＯＳＦＥＴ群に対しＮＡＮＤ論理を実
現する配線パターンを発生させ、配線工程用マスクを製
作し、このウェハの配線工程に適用することによって、
実際の仕上がりチャネル長が標準値に近いＮＡＮＤ論理
回路がウェハ上に形成される。この第王ステツブは、従
来のゲートアレイ製造工程の一部である。尚、第９図中
、実線の配線は第１メタル層に、波線は第２メタル層に
配線されることを示している。

本実施例は２人力ＮＡＮＤゲート１個に適用した例であ
るが、実際のゲートアレイ製品では、数万〜数十万ゲー
トがテップ上に形成され、大規模な論理回路システムが
実現される。この様な場７合にも、本発明は容易に適用
できる。又、本実施例を更に発展させた技術として、ゲ
ートアレイにおいて、大規模な論理回路のうち動作スピ
ードがクリティカルな論理回路部分に対してたけ、より
高速動作するチャネル長で出来上がっているセルを選択
配線し、動作スピードがクリティカルでないその他の論
理回路部分は、チャネル長によらず配線接続することに
よって、ゲートアレイのセル使用率を高め、目、っ、必
要な動作スピードを確保し、良品テップの歩留まりを高
めることもできる。

［発明の効果］以上の様に本発明によれば、微細加工の進んだ１つＬＳＩにおいて、素子形状の製造バラツキによる素子特
性の変化量が増大しても、仕上がった素子形状で最も標
僧的な素子、或いは設計時に期待した素子を選択的に配
線接続し、最終回路製品とすることかできるので、製造
歩留まりを飛躍的に改善すると共に、実質的に素子の電
気的特性のバラツキ範囲が極めて小さな範囲に止められ
、素子及び回路が容易に設計でき、開発期間も短縮され
、電気的特性のそろったＬＳＩを歩留まり良く、大量に
提供できる。また、マスタースライス方式、又はゲート
アレイ方式のＬＳＩにおいても、素子形状の製造バラツ
キによる素子特性の変化量が増大しても、予め素子のゲ
ート長が僅かに異なる複数個の種類の基本セルを用意し
、仕上がった素子形状で最も標準的な素子群、或いは設
計時に期待した素子群を選択的に配線接続し、バーツナ
ライズすることにより、製品の限界動作スピードのバラ
ツキを押さえることができ、製造歩留まりを飛躍的に改
善できる。

【図面の簡単な説明】

第１図は本発明に従う半導体回路製造装置の概略ブロッ
ク図、第２図は本発明に従う半導体回路の製造工程の流れ図、第３図は本発明に従うＭＯ８形半導体回路の製造工程（
第１の実施例）の流れ図、第４図は本発明に係るＭＯ８形半導体回路の製Ｓ形半導
体出力回路、第６図は本発明に従う製造工程で形成されるクリティカ
ルパスを有する回路のブロック図、第゛７図は本発明に
係る配線工程前のテップ上の基本セルの等価回路、第８図は第７図の等価回路に相当する基本セルのパター
ン図、第９図は第８図のパターンに２人力ＮＡＮＤゲートの論
理ゲートを実現する配線を施した図である。１・・・素子形成手段３・・・測定手段４・・・配線手段２１．２３．２５・・・ＭＯ３ＦＥＴ２７．２９・・・回路ブロック３１．３’３，３５．３７−ｎＭＯ３ＦＥＴ４１．４Ｂ
、４５．４６・・ｐＭＯ８ＦＥＴ５１．５２，５３，５
４゜

Claims

【特許請求の範囲】

（１）半導体基板上に半導体素子を形成し、形成された
半導体素子を配線接続して半導体回路を製造する半導体
回路製造装置において、素子の形状が僅かに異なる複数
個の半導体素子又は素子群を形成する素子形成手段と、
形成された素子の形状を測定する手段と、前記測定手段
の測定データを元に半導体素子又は素子群を選択的に配
線接続する配線手段とを有することを特徴とする半導体
回路製造装置
（２）半導体基板上に半導体素子を形成し、形成された
半導体素子を配線接続して半導体回路を製造する半導体
回路製造装置において、素子の形状が僅かに異なる複数
個の半導体素子又は素子群を形成する素子形成ステップ
と、形成された素子の形状を測定する測定テップと、前
記測定ステップの測定データを元に半導体素子又は素子
群を選択的に配線接続する配線ステップとを有すること
を特徴とする半導体回路製造方法