JPH04101535A - インタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル信号処理回路において、マイコンコ
マンド等の信号を入力するためのインタフェース回路に
関するものである。

（従来の技術） 第３図は従来のインタフェース回路の構成例を示してお
り、ｌはシリアルデータ信号であり、ビットクロック信
号２によって順次シフトされるシフトレジスタ３に印加
される。４は前記シフトレジスタ３の出力をデータロー
ド信号５の立ち下がりエツジによってラッチするための
レジスタである。

第４図は上記第３図のインタフェース回路における各信
号のタイミングを示す図である。まず、シリアルデータ
信号１はビットクロック信号２により順次シフトされな
がら、シフトレジスタ３に蓄えられ、全ビット信号が蓄
えられた後、データロード信号５をハイレベルからロー
レベルに立ち下げることによりシフトレジスタ３の出力
はレジスタ４にラッチされる。このような動作により、
シリアルデータ信号ｌはシリアルパラレル変換されたパ
ラレル出力６に変換される。

第５図はビットクロック信号２、及びデータロード信号
５にノイズが混入した場合のタイミング図である。第５
図において、たとえばビットクロック信号２にノイズｎ
１が図のように混入すると、Ｄ、データは２回、ビット
クロック信号２にょって打ち抜かれ、本来り。ｌ　ＤＩ
ｌ　ＤＩｌ　Ｄ、、　ＤＪのパラレルデータを出力する
ものがＤｌｌ　Ｄ、、Ｄ、。

Ｄ、、Ｄ４といった誤ったパラレルデータを出力するこ
とになる。

また、データロード信号５にノイズｎ、が混入した場合
は、本来り。、　Ｄ、、　Ｄ、、　Ｄ、、　Ｄ、といっ
たパラレルデータを出力すべきところ、Ｄ、。

Ｄ４．　Ｄ、、　Ｄ、、　Ｄ、といった誤ったパラレル
データと、Ｄｏ、　Ｄ、、　Ｄ、、　Ｄ、、　Ｄ、とい
う正しいパラレルデータが出力されることになる。

（発明が解決しようとする課題） 以上のように、従来のインタフェース回路では、ビット
クロック信号やデータロード信号にノイズが混入した場
合、誤ったパラレルデータが出力され、システムが誤動
作する原因となっていた。

本発明は上記に鑑み、ビットクロック信号やデータロー
ド信号にノイズが混入した場合でも、誤ったパラレルデ
ータを出力しないようにしたインタフェース回路の提供
を目的とする。

（課題を解決するための手段） 本発明は上記の目的を、シリアルデータ信号をビットク
ロック信号によって順次シフトするシフトレジスタと、
前記ビットクロック信号の数をカウントするカウンタと
、このカウンタがあらかじめ決められた値をカウントし
、かつ、データロード信号がロードイネーブル状態とな
った時にたけ、前記シフトレジスタの出力をラッチする
レジスタとを備え、ビットクロック信号が正規の数たけ
印加され、その後にデータロード信号がロードイネーブ
ル状態となった時だけ、上記シフトレジスタの出力をラ
ッチする構成として達成する。

（作　用） 上記本発明のインタフェース回路によれば、正規のビッ
トクロック信号やデータロード信号が入力されなければ
シフトレジスタの出力はレジスタにラッチされない。そ
のため、ビットクロック信号やデータロード信号にノイ
ズが混入した場合でも、誤ったパラレルデータは出力さ
れず、常に正しいパラレルデータが出力される。

（実施例） 以下、図面により本発明の詳細な説明する。

第１図は本発明の一実施例の構成を示す回路図である。

第１図において、シフトレジスタ３とレジスタ４は第３
図に示したのと同じものであり、その他の符号７はビッ
トクロック信号２の立ち上がりエツジの数をカウントす
るためのカウンタであり、その出力はデータロード信号
５の立ち上がりエツジによってリセットされる。８はデ
コーダ、９はＯＲゲートである。デコーダ８は上記カウ
ンタ７の出力ＩＯが特定の値になったことを検出し、ロ
ードイネーブル信号１１を出力する。ＯＲゲート９は上
記ロードイネーブル信号１１とデータロード信号５とが
共にローレベルの時だけローレベルを出力する。

本発明は以上のように構成され、第２図は、その各部信
号のタイミングを示している。まず、データロード信号
５の立ち上がりエツジによって、カウンタ７がリセット
される。そしてその後、ビットクロック信号２が立ち上
がるたび、カウンタ７がインクリメントされる。第２図
に示した例では、５ビツトのデータを転送しているので
、カウンタ７の出力ｌＯが５となった時、ロードイネー
ブル信号１１がローレベル、すなわちイネーブル状態と
なる。そしてこの時データロード信号５がローレベルと
なると、ＯＲゲート９の出力、すなわちレジスタ４のク
ロック信号１２が立ち下がり、シフトレジスタ３の出力
がレジスタ４にラッチされる。

そしてデータロード信号５が再びローレベルからハイレ
ベルへと立ち上がることによって、カウンタ７はリセッ
トされる。このような動作をする第１図の構成において
、ビットクロック信号２にノイズｎ、（第２図）が混入
すると、カウンタ７は正規よりも多くカウントするため
、データロード信号５がローレベルとなる前にロードイ
ネーブル信号１１がローレベルとなり、データロード信
号５がローレベルとなった時はロードイネーブル信号１
１はハイレベルとなり、そのため、レジスタ４のクロッ
グ信号１２はハイレベルのままであり、誤ったデータが
ラッチされることはない。

また、データロード信号５にノイズｎ４が混入した場合
、５ビツトのシリアルデータ信号が全て転送されないう
ちにデータロード信号５がローレベルとなるため、カウ
ンタ７が途中でリセットされることになる。そのため、
ロードイネーブル信号１１はハイレベルのままとなｔノ
、レジスタ４のクロック信号１２もハイレベルを保つ。

従ってこの場合も誤ったデータがラッチされることはな
い。

（発明の効果） 上記のように本発明はシリアルデータ信号をビットクロ
ック信号によって順次シフトするためのシフトレジスタ
と、前記ビットクロック信号をカウントするカウンタと
、そのカウント値があらかじめ設定した値になり、かつ
データロード信号がロードイネーブル状態となった時に
だけ、前記シフトレジスタの出力をラッチするレジスタ
を有し、ビットクロック信号が正規の数たけ入力され、
その後にデータロード信号がロードイネーブル状態とな
った時だけ上記シフトレジスタの出力をラッチするよう
に構成されているので、正規のビットクロック信号やデ
ータロード信号が入力された場合のみシフトレジスタの
出力をレジスタにラッチするから、ビットクロック信号
やデータロード信号にノイズが混入しても、誤ったパラ
レルデータが出力されることはなく、マイコンにおける
インタフェース回路等において、誤ったコマンドデータ
がラッチされて発生するシステムの誤動作がなくなるの
で、デジタル信号処理回路等に用いて益する効果が太き
い。

【図面の簡単な説明】

第１図は本発明の一実施例のインタフェース回路図、第
２図は第１図の各部信号のタイミングを示す図、第３図
は従来のインタフェース回路の一例を示す図、第４図は
上記第３図において正規のデータが転送された時の各部
信号のタイミングを示す図、第５図は第４図においてビ
ットノイズが混入した時の各部信号のタイミングを示す
図である。 ３・・・シフトレジスタ、　　４・・・レジスタ、７・
・・カウンタ、　　８・・デコーダ、　　９・・・ＯＲ
ゲート。 特許出願人　松下電器産業株式会社

Claims (1)

【特許請求の範囲】
1. 　シリアルデータ信号をビットクロック信号によって順
   次シフトするシフトレジスタと、前記ビットクロック信
   号の数をカウントするカウンタと、そのカウンタがあら
   かじめ設定した値をカウントし、かつ、入力されるデー
   タロード信号がロードイネーブル状態となった時だけ、
   前記シフトレジスタの出力をラッチするレジスタとによ
   り構成されていることを特徴とするインタフェース回路
   。