JPH02139629A - Ｆｉｆｏバッファ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＦＩＦＯ（先入れ先出し）バッファ装置に関
し、特にデータの持つ優先度に従った割込み挿入機能を
有するＦＩＦＯバッファ装置に関する。

従来の技術および解決しようとする課題データの単純な
先入れ先出しくＦＩＦＯ）は、シフトレジスタやブツシ
ュアップ型のスタックによって行うことができる。しか
し、複数のデータ入力元の中の特定のデータ入力元から
のデータを優先して処理する必要があるような用途には
、このような単純な方式は適用できない。

従来、このようなデータの優先度に応じて、優先度が高
いデータを先に入力された優先度の低いデータに優先さ
せて出力させるような・・−ドウエア（ＦＩＦＯバッフ
ァ装置）は実現されておらず、優先処理付きＦＩＦＯに
はソフトウェアによるポーリング機構が利用されている
。しかし、この方式ではＦＩＦＯデータを一旦ＲＡＭ上
に展開しなければならず処理に時間がかかる。また、Ｆ
ＩＦＯ最終段出力後にＦＩＦＯデータの優先度を示すピ
ット（優先ビット）を検知して優先処理を行うので、本
来の優先処理、すなわち優先度が高いデ−夕を先に入力
された優先度の低いデータの前（出力段側）に割込み挿
入する処理とは違った内容である。

本発明は、上述の問題点に鑑みてなされたもので、デー
タの優先度に応じて優先度の高いデータを先に入力され
た優先度の低いデータの前に割込み挿入させる機能を有
し、１チツプ化も容易な構成のハードウェアのＦＩＦＯ
バッファ装置を提供することを目的とする。

課題を解決するだめの手段 本発明は上述の課題を解決するため、前段からのデータ
または外部入力データを選択するセレクタ回路部および
該セレクタ回路部によって選択されたデータをラッチす
るラッチ回路部よりなるセルを多段接続し、各段セルの
出力データの優先ビットと外部入力データの優先ビット
とを複数のコンパレータによって比較し、これらコンパ
レータの出力に従ってコントロール回路により各段セル
内のセレクタ回路部によるデータ選択の制御を含むセル
間のデータシフトの制御を行うことによム同−優先度の
データについてはＦＩＦＯの原理通りの順番でシフトし
、優先度の違うデータについては優先度に応じた段への
割込み挿入を行うという構成を備えたものである。

作用 同じ優先度のデータが外部よシ順次入力された場合、各
コンパレータの比較結果に従ってコントロール回路は、
各段セル内のセレクタ回路部に前段セルの出力データを
選択させるとともに各段のセルのデータシフトを行わせ
るため、各入力データは入力順に従って初段のセルより
後段のセルへ順番にシフトされていく。したがって、デ
ータは入力順と同じ順番で出力される。

しかし、それまで入力されたデータよりも高い優先度の
データが入力したことが各コンパレータの比較結果から
判明した場合、コントロール回路は、有効なデータがラ
ッチされている最後の段の次段（特定段）のセル内のセ
レクタ回路部に外部入力データを選択させて、特定段以
降のセルにデータシフトを行わせ、その後に特定段より
前の段のセルについてデータシフトを行わせるように制
御する。

様々な優先度を持つデータが順次入力された場合も同様
で、外部入力データの優先度と等しいかそれよシ高い優
先度のデータがラッチされている最も前の段（特定段）
のセル内のセレクタ回路部に外部入力データを選択させ
て特定段以降のセルにデータシフトを行わせ、次に特定
段より前の段のセルについてデータシフトを行わせる。

このように、同じ優先度のデータに関してはＦＩＦＯの
原則通り先に入力されたデータはど後の段ヘシフトされ
早く出力されることになるが、優先度が違うデータに関
しては、入力順によらずデータ固有の優先度が高いデー
タはど後の段に挿入（割込み挿入）され、優先度の低い
データに優先して早く出力されるようになる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例によるＦＩＦＯバッファ装置
の概略構成図である。■は多段（Ｌ段）接続された複数
のセルであり、それぞれ前段のセル１の出力データ（デ
ータビットと優先ビットからなる）または外部入力デー
タ（データビットＤｏ、優先ピッ）Ｌｏよりなる）を選
択するためのセレクタ回路部２と、これにより選択され
たデータをラッチするだめのラッチ回路部３よシなる。

４は各段セルｌの出力データの優先ビットと外部入力デ
ータの優先ピッ）Ｌｏとの比較を行うコンパレータであ
る。５は各コンパレータ３の比較結果などに応じて各段
セル１内のセレクタ回路部２のデータ選択の制御を含む
セル間のデータシフトの制御を行うコントロール回路で
ある。６はデータ入力元とのハンドシェイクを行うため
の入力ハンドシェイク回路である。

入出力インタフェース信号として、入力側は、入力デー
タの信号Ｉｎｐｕｔ　　ＤＡＴＡ、入力データの書き込
みのための入力クロックＩ　ｎｐｕｔ　　ＣＫ、装置が
データ入力可能であることを示す入力レディ信号Ｉ　ｎ
ｐｕｔ　Ｒｅａｄｙ、出力側は、出力データの信号０ｕ
ｔｐｕｔ　　ＤＡＴＡ、出力データが有効であることを
示す出力レディ信号０ｕｔｐｕｔ　Ｒｅａｄｙ　、デー
タ取シ出しのだめの出力クロック０ｕｔｐｕｔ　ＣＫが
ある。

これらのインタフェース信号の基本タイミングは第２図
に示す通りである。

ＦＩＦＯバッファ装置に加えられる信号としては、さら
にシフトクロック５ｈｉｆｔ　　ＣＫがある。

なお、外部から入力されるデータおよびＦＩＦＯバッフ
ァ装置内をシフトされるデータは、第３図に示すように
、本来のデータ情報であるデータビット１１と、゛その
優先度（優先レベル）を示す優先ビット　（ピット幅は
Ｘビット）１２とからなる。

第４図はセル１とコントロール回路５の構成を示すブロ
ック図である。図には第ｎ段セル１、第（ｎ−１）段セ
ル１の一部、それに関連したコントロール回路５０部分
だけが示されているが、他の段も同様である。

セル１内のラッチ回路部３は、データビットをラッチす
るためのラッチ回路２１、優先ビットをラッチするため
のラッチ回路部を有し、また段間のデータシフトの制御
に関連して、ラッチ回路２１゜ｎの出力データが有効で
あるか否か（次段へのシフト前の有効なデータが保持さ
れているか否か）を示す１ビツトの有効／無効信号をラ
ッチするためのラッチ回路部を有している。

データの優先度に応じた割込み挿入のために各段のセル
１内に設けられるセレクタ回路部２は、前段からのデー
タのデータビットまたは外部入力データのデータビット
ＤＯを選択するためのセレクタｕ１前段からのデータの
優先ビットまたは外部入力データの優先ビットＬＯを選
択するためセレクタ５、および前段からの有効／無効信
号（これは“１”のときデータが有効であることを意味
し、“０”のときデータが無効すなわちデータ無しを意
味する）または“１”信号を選択するためのセレクタが
からなる。なお、セレクタ５とコンパレータ４を一体の
回路（セレクタ／コンパレータ）とすることもできる。

コントロール回路５は、各段のセルｌに対応して設けら
れた、ラッチ回路部のクリア制御用ゲート２７およびラ
ッチ回路２１．２２．　Ｚ３に対するラッチクロックを
作るためのゲート路と、各コンパレータ４の出力信号を
入力として各段のセレクタ回路部２の選択制御およびゲ
ー）２７の制御のための信号を生成するデコーダ四とか
ら構成される。なお、各段に対応したゲー）２７．２８
はセルｌの一部とみなしてもよい。

なお、最終段のセルｌについては、第８図に示すように
、ラッチ回路２１．Ｚ３の出力がそれぞれ出力データ０
ｕｔｐｕｔ　　ＤＡＴＡ、出力レディ信号Ｏｕ　ｔ　ｐ
ｕ　ｔＲｅａｄｙ　として外部へ送出され、また出力ク
ロック０ｕｔｐｕｔ　　ＣＫはその１まラッチ回路部の
クリア信号Ｃ（Ｚ）となる。

このＦＩＦＯバッファ装置では、優先度が高いデータは
ど後段側となるような順番に保持される（同一優先度の
データは入力順に保持される）ため、外部入力データの
優先度が第ｎ段に保持されているデータの優先度と等し
いかまたは低く、第（ｎ　−１）段に保持されているデ
ータの優先度より高い場合、デコーダ四に入力する各コ
ンパレータ４の出力信号５（１）〜Ｓ　＜ｔ）は、第５
図に示すように、第ｎ段から後段の信号はすべて“０゛
′、それより前の段の信号はすべて“ｌ”になる。この
場合、デコーダ９は第ｎ段出力信号Ｓ　（ｎ）だけを“
１”、他の段の出力信号をすべて“θ″とする。

以上の構成において、通常のデータシフト動作は次の通
りである。この場合、デコーダ四の全出力信号が“０”
である。

第ｎ段セルを考えると、有効／無効信号Ａ　（ｎ）ｏｕ
ｔが“１”（データ有効）のとき、ゲート２８によりシ
フトクロック５ｈｉｆｔ　　ＣＫはマスクされてラッチ
クロックＧＣＫ　（ｎ）は発生しないため、前段からの
データビットＤ　（ｎ−１）　ｏｕｔ、優先ビットＬ　
（ｎ−１）　ｏｕｔ、有効／無効信号Ａ（ｎ−１）ｏｕ
ｔはラッチ回路２１．２２．２３にラッチされない。

第ｎ段のデータが次段シフトされ、ラッチ回路部がクリ
アされてゲート路によるマスクが解除され、シフトクロ
ック５ｈｉｆｔ　ＣＫが到来してラッチクロックＧＣＫ
　（ｎ）が発生したときに初めて、第ｎ段に前段からの
データなどがシフトされラッテされる。すなわち、各段
のデータの有効／無効の情報を前段ヘフィードバソクし
、各段に保持されている有効データを破壊しないように
段間のデータシフトが制御される。

データの優先度による割込み挿入動作は次の通りである
。ここでは、第５図によって説明したような優先度のデ
ータ（第ｎ段の保持データの優先度と等しいデータ）が
外部より入力された場合を想定する。

この場合、デコーダ四の出力信号Ｓ　（ｎ）だけが“１
”となる。すなわち、第ｎ段への割込み挿入の要求が発
生する。その結果、第ｎ段セル内のセレクタ回路部２の
各セレクタ２４．２５．２６はＢ入力側を選択するので
、外部入力データのデータピッ）Ｄｏおよび優先ピッ）
Ｌｏとデータ有効を示す“１″信号がＤ　（ｎ）　ｉｎ
、　Ｌ　（ｎ）　ｉｎ、　Ａ　（ｎ）　ｉｎとして第ｎ
段セル内のラッチ回路部３に入力され、ラッチクロック
ＧＣＫ　（ｎ）が発生した時に第ｎ段セル内のラッチ回
路２１．２２．　Ｚ３にラッチされる（第ｎ段にラッチ
されていた有効データは予め次段シフトされ、第ｎ段は
有効データが無い状態になっている）。

この時、第（ｎ　−１）段に対応したゲー）２７により
第ｎ段のラッチクロスＧＣＫ（ｎ）はマスクされ、第（
ｎ−１）段のラッチ回路部に対するクリア信号Ｃ（ｎ−
１）は発生せず、また有効／無効信号Ａ（ｎ−１）は“
１”であるためゲー）２８でマスクされるのでラッチク
ロックＧＣＫ（ｎ−１）は発生しない。第（ｎ　−２）
段以前の各段でも同様である。すなわち、外部入力デー
タが第ｎ段に割込み挿入される時は、それより前の段の
データはシフトされずに保存される。

その後、第ｎ段の保持データが次段ヘシフトされ、さら
に前段のデータが第ｎ段にシフトされる（この時点では
デコーダ四の出力信号Ｓ　（ｎ）は“０”になっている
ため、第ｎ段のセレクタ回路部２の選択はＡ入力側へ戻
っている）。

第（ｎ　−１）段以前の各段でも同様に通常のデータシ
フトが行われる。

第６図は、このような割込み挿入時の優先度比較、比較
結果のデコード、第ｎ段セル入力の確定のタイミングな
どを示している。

第７図は入力ハンドシェイク回路６の構成を示すもので
、３１は外部入力データ（優先ビットを含む）Ｉｎｐｕ
ｔ　ＤＡＴＡを入カク０７りＩｎｐｕｔ　ＣＫによって
ラッチして各段セルへ与えるラッチ回路、３２は入力レ
ディ信号Ｉｎｐｕｔ　Ｒｅａｄｙを作るフリップフロッ
プ、おは割込み挿入要求が発生したことを検出するだめ
の回路である。この回路おけ各段のラッチクロックＧＣ
Ｋ　（１）〜ＧＣＫ　Ｃｌ）とデコーダ四の対応した出
力信号Ｍ（１）〜Ｍ（Ｚ）との論理積をとる各段対応の
アンドゲートあと、これらアンドゲート３４の出力の論
理和をとるオアゲー）３５とからなる。任意の段に対す
るデータの割込み要求が発生しオアゲートの出力信号が
“１”になる七フリップフロップ３２はセットして入力
レディ信号は“０”すなわち入力不可能状態となる。割
込み要求が無くなりオアゲー）３５の出力信号が“０”
の状態で入力クロックＩｎｐｕｔＣＫが到来するとフリ
ップフロップ３２はリセットし、入力レディ信号Ｉｎｐ
ｕｔ　Ｒｅａｄｙは“１″（入力可能状態）になる。

発明の効果 以上の説明から明らかなように、本発明は、多段配列さ
れた各段セルに保持されているデータと外部入力データ
との優先度を比較し、この比較結果に応じて各段セルへ
前段からのデータまたは外部入力データを選択的に入力
させる制御および段間のデータシフトの制御を行うこと
によシ、同じ優先度のデータは入力順に従って初段セル
から後段セルへ順にシフトさせ、優先度が違うデータは
入力順によらず優先度が高いデータはど後の段に挿入し
て優先度の低いデータに優先して早く出力させる、とい
うデータの優先度に応じた本来の優先処理が可能なハー
ドウェアのＦＩＦＯバッファ装置を実現できるとともに
、単純な回路構成のセルの組合せであるためＦＩＦＯバ
ッファ装置の１チツプ化が容易であるという効果を有す
るものである。

【図面の簡単な説明】 第１図は本発明の一実施例による割込み挿入機能を有す
るＦＩＦＯバッファ装置の概略ブロック図、第２図は同
ＦＩＦＯバッファ装置の入出力インタフェース信号のタ
イミング図、第３図はデータ構造を示す図、第４図はセ
ルおよびコントロール回路の構成を示すブロック図、第
５図はデコーダの論理説明図、第６図は割込み挿入時の
動作を示すタイミング図、第７図は入力ハンドシェイク
回路のブロック図、第８図は最終段セル回路と出力イン
タフェース信号を説明するだめのブロック図である。 １・・・セル、２・・・セレクタ回路図、３・・・ラッ
チ回路部、４・・・コンパレータ、５・・・コントロー
ル回路、６・・・入力ハンドシェイク回路、２１．２２
．　Ｚ３・・・ラッチ回路、２４．２５．２６・・・セ
レクタ、四・・・デコーダ。 代理人の氏名　弁理士　粟　野　重　孝　ｉｉ！か１名
第 図 第 図 第 図 ＬｔｒｕａＪｔｔ　Ｄｅｎ）ｍｌ

Claims (1)

【特許請求の範囲】
1. 前段からのデータまたは外部入力データを選択するセレ
   クタ回路部および該セレクタ回路部によって選択された
   データをラッチするラッチ回路部よりなる、多段接続さ
   れた複数のセルと、これら各段のセルの出力データの優
   先ビットと前記外部入力データの優先ピットとを比較す
   る複数のコンパレータと、これらコンパレータの出力に
   従って前記各段セル内のセレクタ回路部によるデータ選
   択の制御を含む前記セル間のデータシフトの制御を行う
   コントロール回路とを有し、データの優先度に従った割
   込み挿入機能を備えることを特徴とするＦＩＦＯバッフ
   ァ装置。