JPH0410228B2 - - Google Patents
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- JPH0410228B2 JPH0410228B2 JP56065466A JP6546681A JPH0410228B2 JP H0410228 B2 JPH0410228 B2 JP H0410228B2 JP 56065466 A JP56065466 A JP 56065466A JP 6546681 A JP6546681 A JP 6546681A JP H0410228 B2 JPH0410228 B2 JP H0410228B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は相補型MOS集積回路の入力保護装置
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an input protection device for a complementary MOS integrated circuit.
近年、半導体集積回路装置、特に、相補型
MOS集積回路装置（以後CMOS回路装置と略す
る）のゲート保護については、回路、マスクパタ
ーンの両面からさまざまな検討が成されている。
CMOS回路装置が製品化された当初は、ゲート
電極と入力パツドとの間にＰ型拡散層とＮ型拡散
層とを接続することにより、ゲート電極側から見
ればVcc電源に対しては順方向接続、または、
Vss電源に対しては逆方向接続となるような構成
を採用していた。つまり、入力にVcc以上のサー
ジ電圧が印加された場合は、Vcc電源と入力との
間の保護ダイオードで、また、入力にVss電源以
下のサージ電圧が印加された場合はVss電源と入
力との間の保護ダイオードでそれぞれチヤージア
ツプを防ごうとするものである。しかし、この構
成では、Ｐ型拡散層の耐圧が高いためゲート破壊
やジヤンクシヨンリークが発生し易く、また、
CMOS回路としての特有な現象であるラツチア
ツプ現象の発生で、Vcc電源とVss電源との間の
過大電流によりかえつてチツプを破壊してしまう
恐れがあつた。更に、薄いゲート酸化膜や、ジヤ
ンクシヨン深さが浅くなつていることや、高密度
集積化が一段と進んでいる現在では、ゲート保護
の問題解決だけでなく、上記ラツチアツプ現象
や、アロイスパイクによる入力リークの問題解決
が必要となつている。 In recent years, semiconductor integrated circuit devices, especially complementary type
Regarding gate protection of MOS integrated circuit devices (hereinafter abbreviated as CMOS circuit devices), various studies have been conducted from both the circuit and mask pattern aspects.
When CMOS circuit devices were first commercialized, a P-type diffusion layer and an N-type diffusion layer were connected between the gate electrode and the input pad. connection, or
A configuration was adopted in which the Vss power supply was connected in the opposite direction. In other words, when a surge voltage higher than Vcc is applied to the input, a protective diode is used between the Vcc power supply and the input, and when a surge voltage lower than the Vss power supply is applied to the input, the protection diode is connected between the Vss power supply and the input. A protection diode between the two is used to prevent charge-up. However, in this configuration, gate breakdown and juncture leak are likely to occur due to the high breakdown voltage of the P-type diffusion layer, and
Due to the latch-up phenomenon, which is a phenomenon peculiar to CMOS circuits, there was a risk that the chip could be destroyed due to excessive current between the Vcc power supply and the Vss power supply. Furthermore, with thinner gate oxide films, shallower junction depths, and higher density integration, it is not only necessary to solve the problem of gate protection, but also to prevent the latch-up phenomenon mentioned above and input leakage due to alloy spikes. It is necessary to solve the problem.
第１図は、従来から一般的に用いられている入
力保護装置のマスクパターンで、その等価回路は
第２図のように表すことができる。まず第１図お
よび第２図において、入力用ボンデイングパツド
１１のアルミニウムはＮ型基板に形成されたＰ型
拡散抵抗１２の一端とオーミツク接続される。更
に、Ｐ型拡散抵抗１２の他端とＰ型ウエル１６の
中に形成されたＮ型拡散層１３とは、配線用アル
ミニウム１４で互いにオーミツク接続されていて
これは、保護すべきCMOSの入力ゲート電源Ｇ
と接続されている。Ｐ型ウエル１６はVss電源用
アルミニウム１５でオーミツク接続されている。
最後に、Ｐ型ウエル１６及びＰ型拡散抵抗１２の
周囲には、基板と同じＮ型不純物を持ちVcc電源
用アルミニウム１７とオーミツク接続されたN+
型拡散層１８が設けられている。 FIG. 1 shows a mask pattern of an input protection device that has been commonly used in the past, and its equivalent circuit can be expressed as shown in FIG. First, in FIGS. 1 and 2, the aluminum of the input bonding pad 11 is ohmicly connected to one end of a P-type diffused resistor 12 formed on an N-type substrate. Furthermore, the other end of the P-type diffused resistor 12 and the N-type diffused layer 13 formed in the P-type well 16 are ohmicly connected to each other by an aluminum wiring 14, and this is connected to the input gate of the CMOS to be protected. Power supply G
is connected to. The P-type well 16 is ohmic-connected with aluminum 15 for Vss power supply.
Finally, around the P-type well 16 and the P-type diffused resistor 12, there is an N +
A type diffusion layer 18 is provided.
一般に、ラツチアツプや、ゲート保護で問題視
されるのは、入力に負のサージ電圧が印加された
時よりも正のサージ電圧が印加された時なので、
この構造では、まず、Ｎ型拡散層よりも耐圧が高
いＰ型拡散層を使用しているため、Ｎ型基板との
間でジヤンクシヨン破壊を起こし、リーク電流が
発生することがしばしばであつた。また、このＰ
型拡散層の深さが浅くなれば、上記問題はことさ
らに悪化する。すなわち、浅いジヤンクシヨンの
為に、ボンデイングパツド用のアルミニウムがＰ
型拡散層と直接オーミツク接続されている為、ア
ルミニウム浸透によるアロイスパイクも発生する
ことがある。更に、Vcc電圧以上のサージ電圧が
印加されれば、Ｐ型拡散層１２からＮ型基板へ電
流が流れ基板中に電位差を生ずることになる。こ
れはラツチアツプを誘発させる原因ともなる。 Generally speaking, problems with latch-up and gate protection occur when a positive surge voltage is applied to the input rather than when a negative surge voltage is applied to the input.
First, in this structure, since a P-type diffusion layer having a higher breakdown voltage than an N-type diffusion layer is used, juncture breakdown with the N-type substrate often occurs, resulting in leakage current. Also, this P
The above problem becomes even worse as the depth of the mold diffusion layer becomes shallower. In other words, due to the shallow juncture, the aluminum for the bonding pad is
Since it is directly ohmic connected to the mold diffusion layer, alloy spikes may also occur due to aluminum penetration. Furthermore, if a surge voltage higher than the Vcc voltage is applied, a current flows from the P-type diffusion layer 12 to the N-type substrate, creating a potential difference in the substrate. This can also lead to latching.
本発明の目的は、浅い拡散抵抗層とアルミニウ
ム配線の接続部のアロイスパイクによる入力リー
クの発生を避け、また、過大サージによる順方接
合リークによるラツチアツプの誘発およびジヤン
クシヨン破壊による保護能力のそう失などが防止
された相補型MOS集積回路の入力保護装置を提
供するにある。 The purpose of the present invention is to avoid the occurrence of input leakage due to alloy spikes at the connection between the shallow diffused resistance layer and the aluminum wiring, and to avoid the occurrence of latch-up due to forward junction leakage due to excessive surges and loss of protection ability due to junction breakdown. An object of the present invention is to provide an input protection device for a complementary MOS integrated circuit that prevents the occurrence of damage.
本発明の保護装置は、入力用ボンデイングパツ
トに一端がオーミツク接続された一導電型の不純
物を含むポリシリコン抵抗層と、前記ポリシリコ
ン抵抗層の他端側に接続され保護すべき入力ゲー
トへと通じる一導電型の拡散層とを含む構成を有
する。 The protection device of the present invention includes a polysilicon resistance layer containing an impurity of one conductivity type, one end of which is ohmically connected to an input bonding pad, and an input gate connected to the other end of the polysilicon resistance layer to be protected. It has a structure including a diffusion layer of one conductivity type that communicates with the other conductivity type.
つぎに本発明を実施例により説明する。 Next, the present invention will be explained by examples.
第３図は本発明の一実施例のマスクパターンを
示し、第４図はその等価回路を示す。第３図およ
び第４図において、入力用ボンデイングパツド２
１のアルミニウムは、Ｎ型基板と同じＮ型不純物
を含んだポリシリコン抵抗層２２の一端とオーミ
ツク接続される。ポリシリコン抵抗層２２は、Ｐ
型ウエル２３中に設けられたＮ型拡散層２４の一
端とオーミツク接続される。Ｎ型拡散層２４の他
端は、数百オームの抵抗を得た後、ゲート電極Ｇ
への配線用アルミニウム２５とオーミツク接続さ
れる。Ｐ型ウエル２３中には、Vss電源用アルミ
ニウム２６とオーミツク接続されたP+型拡散層
２７がＮ型拡散層２４から約20μｍのマージンを
保つてリング状に形成されている。これは、Ｐ型
ウエル２３の電位をVss電位に十分に落すために
その電位の浮きを最小限におさえる為のものであ
る。これは、ラツチアツプ現象の発生防止に寄与
するものである。 FIG. 3 shows a mask pattern according to an embodiment of the present invention, and FIG. 4 shows its equivalent circuit. 3 and 4, input bonding pad 2
The aluminum of No. 1 is ohmicly connected to one end of a polysilicon resistance layer 22 containing the same N-type impurity as the N-type substrate. The polysilicon resistance layer 22 is P
It is ohmicly connected to one end of an N-type diffusion layer 24 provided in the type well 23. After obtaining a resistance of several hundred ohms, the other end of the N-type diffusion layer 24 is connected to the gate electrode G.
It is ohmicly connected to the wiring aluminum 25. In the P-type well 23, a P + type diffusion layer 27 which is ohmic-connected to the Vss power supply aluminum 26 is formed in a ring shape with a margin of about 20 μm from the N-type diffusion layer 24. This is to minimize the fluctuation of the potential in order to sufficiently lower the potential of the P-type well 23 to the Vss potential. This contributes to preventing the latch-up phenomenon from occurring.
本発明によれば、従来使用していたＰ型拡散抵
抗に代わつて、Ｎ型不純物を含むポリシリコン抵
抗を使用している為に入力へ正のサージ電圧が印
加されて入力がVcc電位以上になつても、入力か
ら基板に対してみた場合順方向のジヤンクシヨン
は形成されていない為に、入力から基板への電流
流出がなくラツチアツプ現象は発生しなくなる。
なお、チヤージの流出は電流制御用であるポリシ
リコン抵抗を通してその後のＮ型拡散層のブレー
クダウンによつて成されるが、入力保護回路特性
は、この電流制御用であるポリシリコン抵抗値に
大きく依存しており、1KΩの抵抗値では±300V
程度の耐圧があつた。次に、従来行われていたＰ
型拡散抵抗とＮ型拡散層とのアルミニウムによる
オーミツク接続が本発明ではなくなり、Ｎ型拡散
層とはＮ型不純物を含むポリシリコンによつてオ
ーミツク接続されている為に、Ｎ型拡散層の深さ
が浅くても、従来問題になつていたアロイスパイ
クの心配はない。しかも、この接続用のポリシリ
コンは電流制御用のポリシリコン抵抗そのもので
あるから、パターン形成の上からも有効である。 According to the present invention, since a polysilicon resistor containing N-type impurities is used instead of the P-type diffused resistor used conventionally, a positive surge voltage is applied to the input, causing the input to exceed the Vcc potential. Even if this occurs, no forward junction is formed when viewed from the input to the substrate, so no current flows from the input to the substrate, and no latch-up phenomenon occurs.
Note that the charge flows through the polysilicon resistor for current control and is then broken down in the N-type diffusion layer, but the characteristics of the input protection circuit are largely dependent on the value of the polysilicon resistor for current control. ±300V for 1KΩ resistance
It was able to withstand a certain amount of pressure. Next, the conventional P
In the present invention, there is no ohmic connection between the type diffusion resistor and the N-type diffusion layer using aluminum, and the N-type diffusion layer is ohmicly connected to the N-type diffusion layer by polysilicon containing an N-type impurity. Even if the height is shallow, there is no need to worry about alloy spikes, which was a problem in the past. Moreover, since this polysilicon for connection is the polysilicon resistor itself for current control, it is also effective from the point of view of pattern formation.
以上述べたように、本発明によれば、相補型
MOS集積回路の入力保護装置に使用することに
よつて、本来のゲート保護の問題解決のみなら
ず、ラツチアツプ現象の発生の問題をも解決する
ことができる。そして、ジヤンクシヨンを浅く形
成する傾向にある現在、又、高密度集積化が進む
現在において特にその効果を発揮する。尚、本実
施例では、一導電型をＮ型としてＮ型基板、Ｐ型
ウエルを使用した場合について述べたが、逆に、
一導電型をＰ型とし、Ｐ型基板、Ｎ型ウエルを使
用した場合について本発明を適用しても同様の効
果を得ることができる。 As described above, according to the present invention, complementary type
By using it in an input protection device for a MOS integrated circuit, it is possible to solve not only the original gate protection problem but also the problem of latch-up phenomenon. This is especially effective in the current situation where there is a tendency to form junctions shallowly and with the current trend toward higher density integration. In this example, the case where one conductivity type is N type and an N type substrate and a P type well are used is described, but conversely,
Similar effects can be obtained even if the present invention is applied to a case where one conductivity type is P type and a P type substrate and an N type well are used.
第１図は従来から一般的に用いられている相補
型MOS集積回路の入力保護装置のマスクパター
ンを示す図、第２図は第１図の等価回路図、第３
図は本発明の一実施例のマスクパターンを示す
図、第４図は第３図の等価回路図である。
１１，１２……入力用ボンデイングパツド、１
２……Ｐ型拡散抵抗、１３，２４……Ｎ型拡散
層、１４，２５……入力ゲートアルミニウム配
線、１５，２６……Vss電源用アルミニウム配
線、１６，２３……Ｐ型ウエル、１７……Vcc電
源用アルミニウム配線、１８……N+型拡散層、
２２……ポリシリコン抵抗層、２７……P+型拡
散層。
Fig. 1 is a diagram showing a mask pattern of an input protection device for a complementary MOS integrated circuit that has been commonly used in the past, Fig. 2 is an equivalent circuit diagram of Fig. 1, and Fig.
This figure shows a mask pattern according to an embodiment of the present invention, and FIG. 4 is an equivalent circuit diagram of FIG. 3. 11, 12... Input bonding pad, 1
2... P type diffused resistor, 13, 24... N type diffused layer, 14, 25... Input gate aluminum wiring, 15, 26... Aluminum wiring for Vss power supply, 16, 23... P type well, 17... ...Aluminum wiring for Vcc power supply, 18...N + type diffusion layer,
22...Polysilicon resistance layer, 27...P + type diffusion layer.
Claims (1)
に一端がオーミツク接続されたＮ型不純物を含む
ポリシリコン抵抗層と、前記半導体基板内に形成
されたＰ型のウエル領域内に形成され、その一部
が前記ポリシリコン抵抗層の他端側に接続され他
の一部が保護すべき入力ゲートへ電気的に通じる
Ｎ型の半導体領域と、前記半導体領域とは接する
ことなく、前記半導体領域を取り囲むように前記
ウエル領域内に形成された前記Ｐ型の高濃度領域
と、前記高濃度領域とオーミツク接続した接地電
源配線とを有することを特徴とする相補型MOS
集積回路の入力保護装置。1. A polysilicon resistance layer containing an N-type impurity, one end of which is ohmically connected to an N-type semiconductor substrate and an input bonding pad, and a polysilicon resistance layer containing an N-type impurity formed in a P-type well region formed in the semiconductor substrate; is connected to the other end of the polysilicon resistance layer and the other part is electrically connected to the input gate to be protected; A complementary MOS characterized in that the P-type high concentration region is formed in the well region, and a ground power supply wiring is ohmicly connected to the high concentration region.
Integrated circuit input protection devices.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065466A JPS57180158A (en) | 1981-04-30 | 1981-04-30 | Input protector for complementary mos integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065466A JPS57180158A (en) | 1981-04-30 | 1981-04-30 | Input protector for complementary mos integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57180158A JPS57180158A (en) | 1982-11-06 |
| JPH0410228B2 true JPH0410228B2 (en) | 1992-02-24 |
Family
ID=13287918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56065466A Granted JPS57180158A (en) | 1981-04-30 | 1981-04-30 | Input protector for complementary mos integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57180158A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758737B2 (en) * | 1992-03-16 | 1995-06-21 | セイコーエプソン株式会社 | Semiconductor device |
| JPH0758738B2 (en) * | 1992-03-16 | 1995-06-21 | セイコーエプソン株式会社 | Semiconductor device |
| JPH0758736B2 (en) * | 1992-03-16 | 1995-06-21 | セイコーエプソン株式会社 | Semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53138679A (en) * | 1977-05-11 | 1978-12-04 | Hitachi Ltd | Gate protecting device of mos type integrated circuit |
| JPS5480090A (en) * | 1977-12-08 | 1979-06-26 | Nec Corp | Semiconductor device |
| JPS54101283A (en) * | 1978-01-27 | 1979-08-09 | Hitachi Ltd | Gate protective device |
-
1981
- 1981-04-30 JP JP56065466A patent/JPS57180158A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57180158A (en) | 1982-11-06 |
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