JPH0410228B2 - - Google Patents
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- Publication number
- JPH0410228B2 JPH0410228B2 JP56065466A JP6546681A JPH0410228B2 JP H0410228 B2 JPH0410228 B2 JP H0410228B2 JP 56065466 A JP56065466 A JP 56065466A JP 6546681 A JP6546681 A JP 6546681A JP H0410228 B2 JPH0410228 B2 JP H0410228B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- input
- diffusion layer
- resistance layer
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は相補型MOS集積回路の入力保護装置
に関するものである。
に関するものである。
近年、半導体集積回路装置、特に、相補型
MOS集積回路装置（以後CMOS回路装置と略す
る）のゲート保護については、回路、マスクパタ
ーンの両面からさまざまな検討が成されている。
CMOS回路装置が製品化された当初は、ゲート
電極と入力パツドとの間にＰ型拡散層とＮ型拡散
層とを接続することにより、ゲート電極側から見
ればVcc電源に対しては順方向接続、または、
Vss電源に対しては逆方向接続となるような構成
を採用していた。つまり、入力にVcc以上のサー
ジ電圧が印加された場合は、Vcc電源と入力との
間の保護ダイオードで、また、入力にVss電源以
下のサージ電圧が印加された場合はVss電源と入
力との間の保護ダイオードでそれぞれチヤージア
ツプを防ごうとするものである。しかし、この構
成では、Ｐ型拡散層の耐圧が高いためゲート破壊
やジヤンクシヨンリークが発生し易く、また、
CMOS回路としての特有な現象であるラツチア
ツプ現象の発生で、Vcc電源とVss電源との間の
過大電流によりかえつてチツプを破壊してしまう
恐れがあつた。更に、薄いゲート酸化膜や、ジヤ
ンクシヨン深さが浅くなつていることや、高密度
集積化が一段と進んでいる現在では、ゲート保護
の問題解決だけでなく、上記ラツチアツプ現象
や、アロイスパイクによる入力リークの問題解決
が必要となつている。
MOS集積回路装置（以後CMOS回路装置と略す
る）のゲート保護については、回路、マスクパタ
ーンの両面からさまざまな検討が成されている。
CMOS回路装置が製品化された当初は、ゲート
電極と入力パツドとの間にＰ型拡散層とＮ型拡散
層とを接続することにより、ゲート電極側から見
ればVcc電源に対しては順方向接続、または、
Vss電源に対しては逆方向接続となるような構成
を採用していた。つまり、入力にVcc以上のサー
ジ電圧が印加された場合は、Vcc電源と入力との
間の保護ダイオードで、また、入力にVss電源以
下のサージ電圧が印加された場合はVss電源と入
力との間の保護ダイオードでそれぞれチヤージア
ツプを防ごうとするものである。しかし、この構
成では、Ｐ型拡散層の耐圧が高いためゲート破壊
やジヤンクシヨンリークが発生し易く、また、
CMOS回路としての特有な現象であるラツチア
ツプ現象の発生で、Vcc電源とVss電源との間の
過大電流によりかえつてチツプを破壊してしまう
恐れがあつた。更に、薄いゲート酸化膜や、ジヤ
ンクシヨン深さが浅くなつていることや、高密度
集積化が一段と進んでいる現在では、ゲート保護
の問題解決だけでなく、上記ラツチアツプ現象
や、アロイスパイクによる入力リークの問題解決
が必要となつている。
第１図は、従来から一般的に用いられている入
力保護装置のマスクパターンで、その等価回路は
第２図のように表すことができる。まず第１図お
よび第２図において、入力用ボンデイングパツド
１１のアルミニウムはＮ型基板に形成されたＰ型
拡散抵抗１２の一端とオーミツク接続される。更
に、Ｐ型拡散抵抗１２の他端とＰ型ウエル１６の
中に形成されたＮ型拡散層１３とは、配線用アル
ミニウム１４で互いにオーミツク接続されていて
これは、保護すべきCMOSの入力ゲート電源Ｇ
と接続されている。Ｐ型ウエル１６はVss電源用
アルミニウム１５でオーミツク接続されている。
最後に、Ｐ型ウエル１６及びＰ型拡散抵抗１２の
周囲には、基板と同じＮ型不純物を持ちVcc電源
用アルミニウム１７とオーミツク接続されたN+
型拡散層１８が設けられている。
力保護装置のマスクパターンで、その等価回路は
第２図のように表すことができる。まず第１図お
よび第２図において、入力用ボンデイングパツド
１１のアルミニウムはＮ型基板に形成されたＰ型
拡散抵抗１２の一端とオーミツク接続される。更
に、Ｐ型拡散抵抗１２の他端とＰ型ウエル１６の
中に形成されたＮ型拡散層１３とは、配線用アル
ミニウム１４で互いにオーミツク接続されていて
これは、保護すべきCMOSの入力ゲート電源Ｇ
と接続されている。Ｐ型ウエル１６はVss電源用
アルミニウム１５でオーミツク接続されている。
最後に、Ｐ型ウエル１６及びＰ型拡散抵抗１２の
周囲には、基板と同じＮ型不純物を持ちVcc電源
用アルミニウム１７とオーミツク接続されたN+
型拡散層１８が設けられている。
一般に、ラツチアツプや、ゲート保護で問題視
されるのは、入力に負のサージ電圧が印加された
時よりも正のサージ電圧が印加された時なので、
この構造では、まず、Ｎ型拡散層よりも耐圧が高
いＰ型拡散層を使用しているため、Ｎ型基板との
間でジヤンクシヨン破壊を起こし、リーク電流が
発生することがしばしばであつた。また、このＰ
型拡散層の深さが浅くなれば、上記問題はことさ
らに悪化する。すなわち、浅いジヤンクシヨンの
為に、ボンデイングパツド用のアルミニウムがＰ
型拡散層と直接オーミツク接続されている為、ア
ルミニウム浸透によるアロイスパイクも発生する
ことがある。更に、Vcc電圧以上のサージ電圧が
印加されれば、Ｐ型拡散層１２からＮ型基板へ電
流が流れ基板中に電位差を生ずることになる。こ
れはラツチアツプを誘発させる原因ともなる。
されるのは、入力に負のサージ電圧が印加された
時よりも正のサージ電圧が印加された時なので、
この構造では、まず、Ｎ型拡散層よりも耐圧が高
いＰ型拡散層を使用しているため、Ｎ型基板との
間でジヤンクシヨン破壊を起こし、リーク電流が
発生することがしばしばであつた。また、このＰ
型拡散層の深さが浅くなれば、上記問題はことさ
らに悪化する。すなわち、浅いジヤンクシヨンの
為に、ボンデイングパツド用のアルミニウムがＰ
型拡散層と直接オーミツク接続されている為、ア
ルミニウム浸透によるアロイスパイクも発生する
ことがある。更に、Vcc電圧以上のサージ電圧が
印加されれば、Ｐ型拡散層１２からＮ型基板へ電
流が流れ基板中に電位差を生ずることになる。こ
れはラツチアツプを誘発させる原因ともなる。
本発明の目的は、浅い拡散抵抗層とアルミニウ
ム配線の接続部のアロイスパイクによる入力リー
クの発生を避け、また、過大サージによる順方接
合リークによるラツチアツプの誘発およびジヤン
クシヨン破壊による保護能力のそう失などが防止
された相補型MOS集積回路の入力保護装置を提
供するにある。
ム配線の接続部のアロイスパイクによる入力リー
クの発生を避け、また、過大サージによる順方接
合リークによるラツチアツプの誘発およびジヤン
クシヨン破壊による保護能力のそう失などが防止
された相補型MOS集積回路の入力保護装置を提
供するにある。
本発明の保護装置は、入力用ボンデイングパツ
トに一端がオーミツク接続された一導電型の不純
物を含むポリシリコン抵抗層と、前記ポリシリコ
ン抵抗層の他端側に接続され保護すべき入力ゲー
トへと通じる一導電型の拡散層とを含む構成を有
する。
トに一端がオーミツク接続された一導電型の不純
物を含むポリシリコン抵抗層と、前記ポリシリコ
ン抵抗層の他端側に接続され保護すべき入力ゲー
トへと通じる一導電型の拡散層とを含む構成を有
する。
つぎに本発明を実施例により説明する。
第３図は本発明の一実施例のマスクパターンを
示し、第４図はその等価回路を示す。第３図およ
び第４図において、入力用ボンデイングパツド２
１のアルミニウムは、Ｎ型基板と同じＮ型不純物
を含んだポリシリコン抵抗層２２の一端とオーミ
ツク接続される。ポリシリコン抵抗層２２は、Ｐ
型ウエル２３中に設けられたＮ型拡散層２４の一
端とオーミツク接続される。Ｎ型拡散層２４の他
端は、数百オームの抵抗を得た後、ゲート電極Ｇ
への配線用アルミニウム２５とオーミツク接続さ
れる。Ｐ型ウエル２３中には、Vss電源用アルミ
ニウム２６とオーミツク接続されたP+型拡散層
２７がＮ型拡散層２４から約20μｍのマージンを
保つてリング状に形成されている。これは、Ｐ型
ウエル２３の電位をVss電位に十分に落すために
その電位の浮きを最小限におさえる為のものであ
る。これは、ラツチアツプ現象の発生防止に寄与
するものである。
示し、第４図はその等価回路を示す。第３図およ
び第４図において、入力用ボンデイングパツド２
１のアルミニウムは、Ｎ型基板と同じＮ型不純物
を含んだポリシリコン抵抗層２２の一端とオーミ
ツク接続される。ポリシリコン抵抗層２２は、Ｐ
型ウエル２３中に設けられたＮ型拡散層２４の一
端とオーミツク接続される。Ｎ型拡散層２４の他
端は、数百オームの抵抗を得た後、ゲート電極Ｇ
への配線用アルミニウム２５とオーミツク接続さ
れる。Ｐ型ウエル２３中には、Vss電源用アルミ
ニウム２６とオーミツク接続されたP+型拡散層
２７がＮ型拡散層２４から約20μｍのマージンを
保つてリング状に形成されている。これは、Ｐ型
ウエル２３の電位をVss電位に十分に落すために
その電位の浮きを最小限におさえる為のものであ
る。これは、ラツチアツプ現象の発生防止に寄与
するものである。
本発明によれば、従来使用していたＰ型拡散抵
抗に代わつて、Ｎ型不純物を含むポリシリコン抵
抗を使用している為に入力へ正のサージ電圧が印
加されて入力がVcc電位以上になつても、入力か
ら基板に対してみた場合順方向のジヤンクシヨン
は形成されていない為に、入力から基板への電流
流出がなくラツチアツプ現象は発生しなくなる。
なお、チヤージの流出は電流制御用であるポリシ
リコン抵抗を通してその後のＮ型拡散層のブレー
クダウンによつて成されるが、入力保護回路特性
は、この電流制御用であるポリシリコン抵抗値に
大きく依存しており、1KΩの抵抗値では±300V
程度の耐圧があつた。次に、従来行われていたＰ
型拡散抵抗とＮ型拡散層とのアルミニウムによる
オーミツク接続が本発明ではなくなり、Ｎ型拡散
層とはＮ型不純物を含むポリシリコンによつてオ
ーミツク接続されている為に、Ｎ型拡散層の深さ
が浅くても、従来問題になつていたアロイスパイ
クの心配はない。しかも、この接続用のポリシリ
コンは電流制御用のポリシリコン抵抗そのもので
あるから、パターン形成の上からも有効である。
抗に代わつて、Ｎ型不純物を含むポリシリコン抵
抗を使用している為に入力へ正のサージ電圧が印
加されて入力がVcc電位以上になつても、入力か
ら基板に対してみた場合順方向のジヤンクシヨン
は形成されていない為に、入力から基板への電流
流出がなくラツチアツプ現象は発生しなくなる。
なお、チヤージの流出は電流制御用であるポリシ
リコン抵抗を通してその後のＮ型拡散層のブレー
クダウンによつて成されるが、入力保護回路特性
は、この電流制御用であるポリシリコン抵抗値に
大きく依存しており、1KΩの抵抗値では±300V
程度の耐圧があつた。次に、従来行われていたＰ
型拡散抵抗とＮ型拡散層とのアルミニウムによる
オーミツク接続が本発明ではなくなり、Ｎ型拡散
層とはＮ型不純物を含むポリシリコンによつてオ
ーミツク接続されている為に、Ｎ型拡散層の深さ
が浅くても、従来問題になつていたアロイスパイ
クの心配はない。しかも、この接続用のポリシリ
コンは電流制御用のポリシリコン抵抗そのもので
あるから、パターン形成の上からも有効である。
以上述べたように、本発明によれば、相補型
MOS集積回路の入力保護装置に使用することに
よつて、本来のゲート保護の問題解決のみなら
ず、ラツチアツプ現象の発生の問題をも解決する
ことができる。そして、ジヤンクシヨンを浅く形
成する傾向にある現在、又、高密度集積化が進む
現在において特にその効果を発揮する。尚、本実
施例では、一導電型をＮ型としてＮ型基板、Ｐ型
ウエルを使用した場合について述べたが、逆に、
一導電型をＰ型とし、Ｐ型基板、Ｎ型ウエルを使
用した場合について本発明を適用しても同様の効
果を得ることができる。
MOS集積回路の入力保護装置に使用することに
よつて、本来のゲート保護の問題解決のみなら
ず、ラツチアツプ現象の発生の問題をも解決する
ことができる。そして、ジヤンクシヨンを浅く形
成する傾向にある現在、又、高密度集積化が進む
現在において特にその効果を発揮する。尚、本実
施例では、一導電型をＮ型としてＮ型基板、Ｐ型
ウエルを使用した場合について述べたが、逆に、
一導電型をＰ型とし、Ｐ型基板、Ｎ型ウエルを使
用した場合について本発明を適用しても同様の効
果を得ることができる。
第１図は従来から一般的に用いられている相補
型MOS集積回路の入力保護装置のマスクパター
ンを示す図、第２図は第１図の等価回路図、第３
図は本発明の一実施例のマスクパターンを示す
図、第４図は第３図の等価回路図である。 １１，１２……入力用ボンデイングパツド、１
２……Ｐ型拡散抵抗、１３，２４……Ｎ型拡散
層、１４，２５……入力ゲートアルミニウム配
線、１５，２６……Vss電源用アルミニウム配
線、１６，２３……Ｐ型ウエル、１７……Vcc電
源用アルミニウム配線、１８……N+型拡散層、
２２……ポリシリコン抵抗層、２７……P+型拡
散層。
型MOS集積回路の入力保護装置のマスクパター
ンを示す図、第２図は第１図の等価回路図、第３
図は本発明の一実施例のマスクパターンを示す
図、第４図は第３図の等価回路図である。 １１，１２……入力用ボンデイングパツド、１
２……Ｐ型拡散抵抗、１３，２４……Ｎ型拡散
層、１４，２５……入力ゲートアルミニウム配
線、１５，２６……Vss電源用アルミニウム配
線、１６，２３……Ｐ型ウエル、１７……Vcc電
源用アルミニウム配線、１８……N+型拡散層、
２２……ポリシリコン抵抗層、２７……P+型拡
散層。
Claims (1)
- １ Ｎ型半導体基板と入力用ボンデイングパツド
に一端がオーミツク接続されたＮ型不純物を含む
ポリシリコン抵抗層と、前記半導体基板内に形成
されたＰ型のウエル領域内に形成され、その一部
が前記ポリシリコン抵抗層の他端側に接続され他
の一部が保護すべき入力ゲートへ電気的に通じる
Ｎ型の半導体領域と、前記半導体領域とは接する
ことなく、前記半導体領域を取り囲むように前記
ウエル領域内に形成された前記Ｐ型の高濃度領域
と、前記高濃度領域とオーミツク接続した接地電
源配線とを有することを特徴とする相補型MOS
集積回路の入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065466A JPS57180158A (en) | 1981-04-30 | 1981-04-30 | Input protector for complementary mos integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065466A JPS57180158A (en) | 1981-04-30 | 1981-04-30 | Input protector for complementary mos integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57180158A JPS57180158A (en) | 1982-11-06 |
| JPH0410228B2 true JPH0410228B2 (ja) | 1992-02-24 |
Family
ID=13287918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56065466A Granted JPS57180158A (en) | 1981-04-30 | 1981-04-30 | Input protector for complementary mos integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57180158A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758736B2 (ja) * | 1992-03-16 | 1995-06-21 | セイコーエプソン株式会社 | 半導体装置 |
| JPH0758738B2 (ja) * | 1992-03-16 | 1995-06-21 | セイコーエプソン株式会社 | 半導体装置 |
| JPH0758737B2 (ja) * | 1992-03-16 | 1995-06-21 | セイコーエプソン株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53138679A (en) * | 1977-05-11 | 1978-12-04 | Hitachi Ltd | Gate protecting device of mos type integrated circuit |
| JPS5480090A (en) * | 1977-12-08 | 1979-06-26 | Nec Corp | Semiconductor device |
| JPS54101283A (en) * | 1978-01-27 | 1979-08-09 | Hitachi Ltd | Gate protective device |
-
1981
- 1981-04-30 JP JP56065466A patent/JPS57180158A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57180158A (en) | 1982-11-06 |
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