JPH0410235B2 - - Google Patents
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- JPH0410235B2 JPH0410235B2 JP57502953A JP50295382A JPH0410235B2 JP H0410235 B2 JPH0410235 B2 JP H0410235B2 JP 57502953 A JP57502953 A JP 57502953A JP 50295382 A JP50295382 A JP 50295382A JP H0410235 B2 JPH0410235 B2 JP H0410235B2
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- H05K3/24—Reinforcing of the conductive pattern
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors
- H05K1/167—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors incorporating printed resistors
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
- H10D86/85—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors characterised by only passive components
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K2201/0317—Thin film conductor layer; Thin film passive component
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/03—Metal processing
- H05K2203/0361—Stripping a part of an upper metal layer to expose a lower metal layer, e.g. by etching or using a laser
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- H05K2203/04—Soldering or other types of metallurgic bonding
- H05K2203/044—Solder dip coating, i.e. coating printed conductors, e.g. pads by dipping in molten solder or by wave soldering
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- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
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- H05K2203/0502—Patterning and lithography
- H05K2203/0505—Double exposure of the same photosensitive layer
-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
- H05K3/061—Etching masks
- H05K3/064—Photoresists
-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
- H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Description
請求の範囲
１ 絶縁材料から成る基板１と、該基板１を部分
的におおい、第１パターンM1及び第２パターン
M2を形成し、この場合第１パターンM1が導体路
及び／又は接続接点をかつ第２パターンM2が電
子薄膜回路の回路素子を規定する抵抗層２と、第
１パターンM1の領域内に抵抗層２の上に配置さ
れたろう接可能なかつ電気メツキで補強可能な金
属層３とを有しており、この場合、場合により抵
抗層２と、ろう接可能な電気メツキで補強可能な
金属層３との間に拡散障壁として作用する中間層
が配置されておりかつ更に第１パターンM1内の
ろう接可能なかつ電気メツキで補強可能な金属層
３の部分の上に軟ろうで補強された導体路及び／
又は接続接点を形成するために軟ろう層８が施さ
れている形式の電子薄膜回路において、第１パタ
ーンM1内のろう接可能なかつ電気メツキで補強
可能な金属層３の軟ろうで被覆されていない別の
部分の上に金で補強された導体路及び／又は接続
接点を形成するために金層６，６１が施されてお
り、この場合金層６，６１と軟ろう層８とが境を
接する位置に幅の狭い移行帯域６４が設けられて
おり、該移行帯域が金並びに軟ろうを含有しかつ
境を接する層６，６１；８間に低抵抗接点を形成
することを特徴とする電子薄膜回路。
的におおい、第１パターンM1及び第２パターン
M2を形成し、この場合第１パターンM1が導体路
及び／又は接続接点をかつ第２パターンM2が電
子薄膜回路の回路素子を規定する抵抗層２と、第
１パターンM1の領域内に抵抗層２の上に配置さ
れたろう接可能なかつ電気メツキで補強可能な金
属層３とを有しており、この場合、場合により抵
抗層２と、ろう接可能な電気メツキで補強可能な
金属層３との間に拡散障壁として作用する中間層
が配置されておりかつ更に第１パターンM1内の
ろう接可能なかつ電気メツキで補強可能な金属層
３の部分の上に軟ろうで補強された導体路及び／
又は接続接点を形成するために軟ろう層８が施さ
れている形式の電子薄膜回路において、第１パタ
ーンM1内のろう接可能なかつ電気メツキで補強
可能な金属層３の軟ろうで被覆されていない別の
部分の上に金で補強された導体路及び／又は接続
接点を形成するために金層６，６１が施されてお
り、この場合金層６，６１と軟ろう層８とが境を
接する位置に幅の狭い移行帯域６４が設けられて
おり、該移行帯域が金並びに軟ろうを含有しかつ
境を接する層６，６１；８間に低抵抗接点を形成
することを特徴とする電子薄膜回路。
２ 絶縁材料から成る基板１と、該基板１を部分
的におおい、第１パターンM1及び第２パターン
M2を形成し、この場合第１パターンM1が導体路
及び／又は接続接点をかつ第２パターンM2が電
子薄膜回路の回路素子を規定する抵抗層２と、第
１パターンM1の領域内に抵抗層２の上に配置さ
れたろう接可能なかつ電気メツキで補強可能な金
属層３とを有しており、この場合、場合により抵
抗層２と、ろう接可能な電気メツキで補強可能な
金属層３との間に拡散障壁として作用する中間層
が配置されておりかつ更に第１パターンM1内の
ろう接可能なかつ電気メツキで補強可能な金属層
３の部分の上に軟ろうで補強された導体路及び／
又は接続接点を形成するために軟ろう層８が施さ
れている形式の電子薄膜回路であつて、第１パタ
ーンM1内のろう接可能なかつ電気メツキで補強
可能な金属層３の軟ろうで被覆されていない別の
部分の上に金で補強された導体路及び／又は接続
接点を形成するために金層６，６１が施されてお
り、この場合金層６，６１と軟ろう層８とが境を
接する位置に幅の狭い移行帯域６４が設けられて
おり、該移行帯域が金並びに軟ろうを含有しかつ
境を接する層６，６１；８間に低抵抗接点を形成
する電子薄膜回路を製造する方法において、基板
１の上にまず全面の抵抗層２をかつ該抵抗層２の
上に、場合により拡散障壁として作用する中間層
の中間接合の下に、ろう接可能なかつ電気メツキ
で補強可能な金属層３を施し、ろう接可能なかつ
電気メツキ的に補強可能な金属層３の上にフオト
レジスト層４を施し、フオトレジスト層４に第１
露光及び現像工程によつて第１パターンM1の領
域内に金で補強された導体路及び／又は接続接点
を形成するために開口４１を形成し、該開口４１
のろう接可能なかつ電気メツキで補強可能な金属
層３の上に夫々金層６，６１を電気メツキで析出
させ、フオトレジスト層４を第２露光及び現像工
程によつて、薄膜回路の基本パターンには属しな
いろう接可能なかつ電気メツキで補強可能な金属
層３の全領域に亙つて除去し、次いでフオトレジ
スト層４の残り部分及び金層６，６１がエツチン
グマスクとして役立つエツチングマスク工程によ
つて薄膜回路の基本パターンをエツチングし、次
いで第３露光及び現像工程によつて、第２パター
ンM2に属するろう接可能なかつ電気メツキで補
強可能な金属層３の全領域に亙つてフオトレジス
ト層４を除去し、次いで第２パターンM2の領域
３２内のろう接可能なかつ電気メツキで補強可能
な金属層３を選択的にエツチングし、次いで残り
のフオトレジスト層４を溶解除去し、次いで第１
パターンM1の金層６，６１で被覆された領域を、
第１パターンM1の軟ろうで被覆されるべき領域
が引続き金層６，６１の夫々の幅の狭い端部領域
６４を除いて、スクリン印刷されるはんだレジス
ト層７，７１で被覆し、次いで第１パターンM1
のはんだレジスト層７，７１で被覆されていない
領域に軟ろう層８を施すために、全系を液状軟ろ
う内に浸漬し、かつ最後にはんだレジスト層７，
７１を溶解除去することを特徴とする、電子薄膜
回路の製法。
的におおい、第１パターンM1及び第２パターン
M2を形成し、この場合第１パターンM1が導体路
及び／又は接続接点をかつ第２パターンM2が電
子薄膜回路の回路素子を規定する抵抗層２と、第
１パターンM1の領域内に抵抗層２の上に配置さ
れたろう接可能なかつ電気メツキで補強可能な金
属層３とを有しており、この場合、場合により抵
抗層２と、ろう接可能な電気メツキで補強可能な
金属層３との間に拡散障壁として作用する中間層
が配置されておりかつ更に第１パターンM1内の
ろう接可能なかつ電気メツキで補強可能な金属層
３の部分の上に軟ろうで補強された導体路及び／
又は接続接点を形成するために軟ろう層８が施さ
れている形式の電子薄膜回路であつて、第１パタ
ーンM1内のろう接可能なかつ電気メツキで補強
可能な金属層３の軟ろうで被覆されていない別の
部分の上に金で補強された導体路及び／又は接続
接点を形成するために金層６，６１が施されてお
り、この場合金層６，６１と軟ろう層８とが境を
接する位置に幅の狭い移行帯域６４が設けられて
おり、該移行帯域が金並びに軟ろうを含有しかつ
境を接する層６，６１；８間に低抵抗接点を形成
する電子薄膜回路を製造する方法において、基板
１の上にまず全面の抵抗層２をかつ該抵抗層２の
上に、場合により拡散障壁として作用する中間層
の中間接合の下に、ろう接可能なかつ電気メツキ
で補強可能な金属層３を施し、ろう接可能なかつ
電気メツキ的に補強可能な金属層３の上にフオト
レジスト層４を施し、フオトレジスト層４に第１
露光及び現像工程によつて第１パターンM1の領
域内に金で補強された導体路及び／又は接続接点
を形成するために開口４１を形成し、該開口４１
のろう接可能なかつ電気メツキで補強可能な金属
層３の上に夫々金層６，６１を電気メツキで析出
させ、フオトレジスト層４を第２露光及び現像工
程によつて、薄膜回路の基本パターンには属しな
いろう接可能なかつ電気メツキで補強可能な金属
層３の全領域に亙つて除去し、次いでフオトレジ
スト層４の残り部分及び金層６，６１がエツチン
グマスクとして役立つエツチングマスク工程によ
つて薄膜回路の基本パターンをエツチングし、次
いで第３露光及び現像工程によつて、第２パター
ンM2に属するろう接可能なかつ電気メツキで補
強可能な金属層３の全領域に亙つてフオトレジス
ト層４を除去し、次いで第２パターンM2の領域
３２内のろう接可能なかつ電気メツキで補強可能
な金属層３を選択的にエツチングし、次いで残り
のフオトレジスト層４を溶解除去し、次いで第１
パターンM1の金層６，６１で被覆された領域を、
第１パターンM1の軟ろうで被覆されるべき領域
が引続き金層６，６１の夫々の幅の狭い端部領域
６４を除いて、スクリン印刷されるはんだレジス
ト層７，７１で被覆し、次いで第１パターンM1
のはんだレジスト層７，７１で被覆されていない
領域に軟ろう層８を施すために、全系を液状軟ろ
う内に浸漬し、かつ最後にはんだレジスト層７，
７１を溶解除去することを特徴とする、電子薄膜
回路の製法。
３ 第２露光工程出使用する露光マスク５１を、
金層６，６１の全ての縁部で該層６，６１及びろ
う接可能なかつ電気メツキで補強可能な金属層３
をオーバラツプするフオトレジスト帯４３が残る
ように構成することを特徴とする、請求の範囲第
２項記載の方法。
金層６，６１の全ての縁部で該層６，６１及びろ
う接可能なかつ電気メツキで補強可能な金属層３
をオーバラツプするフオトレジスト帯４３が残る
ように構成することを特徴とする、請求の範囲第
２項記載の方法。
４ 電気メツキで析出した金層６，６１を第２露
光工程の前に付加的に施される薄いフオトレジス
ト層４４で被覆することを特徴とする、請求の範
囲第２項又は第３項記載の方法。
光工程の前に付加的に施される薄いフオトレジス
ト層４４で被覆することを特徴とする、請求の範
囲第２項又は第３項記載の方法。
技術水準
本発明は必須要件項に記載の形式の電子薄膜回
路から出発する。西ドイツ国特許出願公開第
2906813号明細書から、この形式の電子薄膜回路
は既に公知である。この形式の薄膜回路において
は、軟ろう層は比較的幅の広い導体路においての
み導体路導電率を十分に高めることができる。そ
れに対して微細構造化された導体路の場合には、
軟ろうの比抵抗はこのためには不十分である。更
に、困難は軟ろうを施す際に生じる。また、軟ろ
う層は接続接点の領域では、はんだリフロー法で
回路に組込まれるべきハイブリツドモジユールを
取付けるためにのみ適当である。それに対して、
ケーシングを備えていない半導体素子は軟ろう層
を用いては回路に組込むことはできない。また、
軟ろうが施されておらず、ろう接可能なかつ電気
メツキで補強可能な金属層が露出する位置に、こ
のような半導体素子及びそのリード線を困難なく
取付けることはできない。
路から出発する。西ドイツ国特許出願公開第
2906813号明細書から、この形式の電子薄膜回路
は既に公知である。この形式の薄膜回路において
は、軟ろう層は比較的幅の広い導体路においての
み導体路導電率を十分に高めることができる。そ
れに対して微細構造化された導体路の場合には、
軟ろうの比抵抗はこのためには不十分である。更
に、困難は軟ろうを施す際に生じる。また、軟ろ
う層は接続接点の領域では、はんだリフロー法で
回路に組込まれるべきハイブリツドモジユールを
取付けるためにのみ適当である。それに対して、
ケーシングを備えていない半導体素子は軟ろう層
を用いては回路に組込むことはできない。また、
軟ろうが施されておらず、ろう接可能なかつ電気
メツキで補強可能な金属層が露出する位置に、こ
のような半導体素子及びそのリード線を困難なく
取付けることはできない。
発明の利点
それに対して、必須要件項に示した特徴を有す
る本発明の薄膜回路は、微細構造化された導体路
において導体路導電率が被覆金層によつて十分に
高められかつ更にケーシングを備えていない半導
体素子をもハイブリツド回路に組込む可能性が提
供されるという利点を有する。この場合、これら
は金が被覆された接続範囲に導電性接着剤によつ
て取付けられる。次いで、ボンデイング技術によ
り、内部金属化部と、金で補強された外部ハイブ
リツド回路金属化部との間の電気的結合が行われ
る。この場合、チツプ上の接点と導体路の総称
を、内部金属化と称し、それに対して、チツプが
挿入された電子薄膜回路の構成成分である接点と
導体路を、チツプを基準として、外部ハイブリツ
ド回路金属化部と称する。
る本発明の薄膜回路は、微細構造化された導体路
において導体路導電率が被覆金層によつて十分に
高められかつ更にケーシングを備えていない半導
体素子をもハイブリツド回路に組込む可能性が提
供されるという利点を有する。この場合、これら
は金が被覆された接続範囲に導電性接着剤によつ
て取付けられる。次いで、ボンデイング技術によ
り、内部金属化部と、金で補強された外部ハイブ
リツド回路金属化部との間の電気的結合が行われ
る。この場合、チツプ上の接点と導体路の総称
を、内部金属化と称し、それに対して、チツプが
挿入された電子薄膜回路の構成成分である接点と
導体路を、チツプを基準として、外部ハイブリツ
ド回路金属化部と称する。
図面
図面には、本発明の電子薄膜回路の１実施例が
示されており、該実施例を以下に詳細に説明す
る。第１図は本発明の電子薄膜回路の一部分の平
面図、第２図は第１図のＡ−Ａ線に沿つた断面
図、第３ａ図〜第３ｄ図は製造過程にある第１図
及び第２図の電子薄膜回路を本発明に基づいて実
施される種々の工程で示す図、第４図は金層を施
した後に付加的な薄いフオトレジスト層を施した
効果を明らかにするための断面図を示す。
示されており、該実施例を以下に詳細に説明す
る。第１図は本発明の電子薄膜回路の一部分の平
面図、第２図は第１図のＡ−Ａ線に沿つた断面
図、第３ａ図〜第３ｄ図は製造過程にある第１図
及び第２図の電子薄膜回路を本発明に基づいて実
施される種々の工程で示す図、第４図は金層を施
した後に付加的な薄いフオトレジスト層を施した
効果を明らかにするための断面図を示す。
実施例の説明
第１図及び第２図に示した電子薄膜回路におい
ては、絶縁材料から成る基板１に、オキシ窒化タ
ンタルから成つていてもよい抵抗層２が施されて
おり、該抵抗層は基板１を部分的におおいかつ第
１パターンM1及び第２パターンM2を形成する。
この場合、第１パターンM1は導体路及び／又は
接続接点を規定し、一方第２パターンM2は電子
薄膜回路の回路素子を規定する。第１パターン
M1の領域において、抵抗層２の上にろう接可能
なかつ電気メツキで補強可能な金属層３が配置さ
れ、該金属層はニツケルから成つていてよく、し
かも場合により抵抗層２と、ろう接可能なかつ電
気メツキで補強可能な金属層３との間に拡散障壁
として作用する中間層が配置されていてもよい。
このような中間層は例えば西ドイツ国特許出願公
開第2906813号明細書に記載の形式で構成されか
つ製造されていてもよい。第１パターンM1内の
ろう接可能なかつ電気メツキで補強可能な金属層
３の部分に、軟ろうで補強された導体路及び／又
は接続接点を形成するために軟ろう層８が施され
ている。第１パターンM1において、ろう接可能
なかつ電気メツキで補強可能な金属層３の軟ろう
が被覆されていない別の部分には、金で補強され
た導体路及び／又はリード接点を形成するために
金層６，６１が施されている。金層６１と軟ろう
層８とが境を接する位置には、幅の狭い移行帯域
６４が設けられており、該領域は金並びに軟ろう
を含有しかつ両者の境を接する層８，６１の間に
低抵抗の接点を形成する。該移行領域６４は、金
層が終わりかつ軟ろうが始まる導体路の位置で、
そこで必要な横方向導電性を保証する。金層６１
には、６３でリード線が接合されている。第１図
において２２で、電子薄膜回路の抵抗素子を形成
しかつ別の金属化層では被覆されていない抵抗層
２の部分が示されている。この抵抗層２の部分２
２は第２パターンM2を構成する。第１図におい
て軟ろう層８の上に１００でコンデンサが、１０
１で櫛形電極がろう接されている。
ては、絶縁材料から成る基板１に、オキシ窒化タ
ンタルから成つていてもよい抵抗層２が施されて
おり、該抵抗層は基板１を部分的におおいかつ第
１パターンM1及び第２パターンM2を形成する。
この場合、第１パターンM1は導体路及び／又は
接続接点を規定し、一方第２パターンM2は電子
薄膜回路の回路素子を規定する。第１パターン
M1の領域において、抵抗層２の上にろう接可能
なかつ電気メツキで補強可能な金属層３が配置さ
れ、該金属層はニツケルから成つていてよく、し
かも場合により抵抗層２と、ろう接可能なかつ電
気メツキで補強可能な金属層３との間に拡散障壁
として作用する中間層が配置されていてもよい。
このような中間層は例えば西ドイツ国特許出願公
開第2906813号明細書に記載の形式で構成されか
つ製造されていてもよい。第１パターンM1内の
ろう接可能なかつ電気メツキで補強可能な金属層
３の部分に、軟ろうで補強された導体路及び／又
は接続接点を形成するために軟ろう層８が施され
ている。第１パターンM1において、ろう接可能
なかつ電気メツキで補強可能な金属層３の軟ろう
が被覆されていない別の部分には、金で補強され
た導体路及び／又はリード接点を形成するために
金層６，６１が施されている。金層６１と軟ろう
層８とが境を接する位置には、幅の狭い移行帯域
６４が設けられており、該領域は金並びに軟ろう
を含有しかつ両者の境を接する層８，６１の間に
低抵抗の接点を形成する。該移行領域６４は、金
層が終わりかつ軟ろうが始まる導体路の位置で、
そこで必要な横方向導電性を保証する。金層６１
には、６３でリード線が接合されている。第１図
において２２で、電子薄膜回路の抵抗素子を形成
しかつ別の金属化層では被覆されていない抵抗層
２の部分が示されている。この抵抗層２の部分２
２は第２パターンM2を構成する。第１図におい
て軟ろう層８の上に１００でコンデンサが、１０
１で櫛形電極がろう接されている。
第３ａ図〜第３ｄ図は、第４図と関連して本発
明による製造過程にある電子薄膜回路を示す。
明による製造過程にある電子薄膜回路を示す。
第３ａ図によれば、基板１にまず全面の抵抗層
２がかつこの抵抗層２にろう接可能なかつ電気メ
ツキで補強可能な全面の金属層３が施されてい
る。ろう接可能なかつ電気メツキで補強可能な金
属層３の上にフオトレジスト層４が施されてい
る。フオトレジスト層４は露光マスク５によつて
位置４１で露光されかつ現像除去され、従つてこ
うして露出した金属層３の位置に金層６，６１を
電気メツキで析出させることができる。金属の厚
さはその目的に合せることができる。ただボンデ
イングを行なうだけであれば、金層は層厚さ1μ
ｍで十分である。金層がスペースの問題から極め
て幅の狭い導体路の導電率を付加的に高めるべき
である場合には、200〜20μｍのその都度の導体
路幅に基づいて２〜6μｍの金層厚さが必要であ
る。このような幅の狭い導体路ははんだ技術で十
分な導電率を有するように製造することはできな
い。
２がかつこの抵抗層２にろう接可能なかつ電気メ
ツキで補強可能な全面の金属層３が施されてい
る。ろう接可能なかつ電気メツキで補強可能な金
属層３の上にフオトレジスト層４が施されてい
る。フオトレジスト層４は露光マスク５によつて
位置４１で露光されかつ現像除去され、従つてこ
うして露出した金属層３の位置に金層６，６１を
電気メツキで析出させることができる。金属の厚
さはその目的に合せることができる。ただボンデ
イングを行なうだけであれば、金層は層厚さ1μ
ｍで十分である。金層がスペースの問題から極め
て幅の狭い導体路の導電率を付加的に高めるべき
である場合には、200〜20μｍのその都度の導体
路幅に基づいて２〜6μｍの金層厚さが必要であ
る。このような幅の狭い導体路ははんだ技術で十
分な導電率を有するように製造することはできな
い。
次いで、第２露光工程（第３ｂ図）において、
フオトマスク５１でフオトレジスト層４の別の部
分４２が露光されかつ現像される、それによつて
金属層３及び抵抗層２の露出した部分３１及び２
１のエツチングにより回路パターンが形成され
る。この操作法は、金層６及び６１がフオトレジ
スト窓４１内で金属層３の上及び露出した金属層
３を制限するフオトレジスト層４の下方部分の上
に、意想外にもエツチング時間中に金とフオトレ
ジストとの境界に沿つて金属層３にエツチング剤
が侵入し得ない程の厚さに析出されることにより
可能である。
フオトマスク５１でフオトレジスト層４の別の部
分４２が露光されかつ現像される、それによつて
金属層３及び抵抗層２の露出した部分３１及び２
１のエツチングにより回路パターンが形成され
る。この操作法は、金層６及び６１がフオトレジ
スト窓４１内で金属層３の上及び露出した金属層
３を制限するフオトレジスト層４の下方部分の上
に、意想外にもエツチング時間中に金とフオトレ
ジストとの境界に沿つて金属層３にエツチング剤
が侵入し得ない程の厚さに析出されることにより
可能である。
金属層３のエツチングの際に金エツチング縁部
６２の接触腐食的に強化されるアンダーエツチン
グ（このことが幅の狭い導体路に基づき有害であ
る場合）を回避するために、露光マスク５１は全
ての金縁部において金層と金属層をオーバラツプ
するフオトレジスト帯４３が残るように構成し
た。更に、特定のエツチング剤では金が存在する
とエツチングすべき層２，３の不動態化によりエ
ツチング時間が著しく長くなることがあるので、
金層をフオトマスク５１の露光前に例えば遠心塗
により付加的に施される薄いフオトレジスト層
（第４図の４４）を施すことができる。この塗布
法は金層上のフオトレジスト層４のフオトレジス
ト窓４１の縁部に幾分か厚いフオトレジスト塗膜
４６が生じるという利点を有する。これらのフオ
トレジスト隆起部４６は金／フオトレジスト縁部
に沿つた接点層エツチング及び抵抗層エツチング
のためのエツチング剤の侵入に対する付加的な保
証を与える。金層６，６１の付加的なフオトレジ
スト塗布は、金の存在に起因する接点金属化エツ
チングの長時間化によつて金属層３が抵抗路４５
のフオトレジスト縁部においても、ひいては選択
的抵抗エツチング剤内で抵抗層も強度にアンダー
エツチングされる場合には必須要件になることも
ある、それというのも金属層３は抵抗層２のエツ
チングマスクであるからである。
６２の接触腐食的に強化されるアンダーエツチン
グ（このことが幅の狭い導体路に基づき有害であ
る場合）を回避するために、露光マスク５１は全
ての金縁部において金層と金属層をオーバラツプ
するフオトレジスト帯４３が残るように構成し
た。更に、特定のエツチング剤では金が存在する
とエツチングすべき層２，３の不動態化によりエ
ツチング時間が著しく長くなることがあるので、
金層をフオトマスク５１の露光前に例えば遠心塗
により付加的に施される薄いフオトレジスト層
（第４図の４４）を施すことができる。この塗布
法は金層上のフオトレジスト層４のフオトレジス
ト窓４１の縁部に幾分か厚いフオトレジスト塗膜
４６が生じるという利点を有する。これらのフオ
トレジスト隆起部４６は金／フオトレジスト縁部
に沿つた接点層エツチング及び抵抗層エツチング
のためのエツチング剤の侵入に対する付加的な保
証を与える。金層６，６１の付加的なフオトレジ
スト塗布は、金の存在に起因する接点金属化エツ
チングの長時間化によつて金属層３が抵抗路４５
のフオトレジスト縁部においても、ひいては選択
的抵抗エツチング剤内で抵抗層も強度にアンダー
エツチングされる場合には必須要件になることも
ある、それというのも金属層３は抵抗層２のエツ
チングマスクであるからである。
回路パターンのエツチングの後に、第３露光工
程（第３ｃ図）においてフオトマスク５２で回路
部分の露出が行なわれ、該回路部分から金属層３
の選択的エツチングによつて抵抗２２が形成され
る。このためにフオトレジスト層４のフオトレジ
スト領域４８は露光後に現像除去されている。
程（第３ｃ図）においてフオトマスク５２で回路
部分の露出が行なわれ、該回路部分から金属層３
の選択的エツチングによつて抵抗２２が形成され
る。このためにフオトレジスト層４のフオトレジ
スト領域４８は露光後に現像除去されている。
残りのフオトレジスト層４は選択的抵抗エツチ
ングの後に溶解除去される。金領域はスクリン印
刷されたはんだレジスト層７によつて浸漬溶内で
の錫化から保護され、この場合ろう及び金に直接
接触せしめられる位置では金被覆７１は金層６１
の部分６４を被覆せず、次いで該部分はろう内に
溶かされる、従つて所望の低抵抗接点が生じる。
ングの後に溶解除去される。金領域はスクリン印
刷されたはんだレジスト層７によつて浸漬溶内で
の錫化から保護され、この場合ろう及び金に直接
接触せしめられる位置では金被覆７１は金層６１
の部分６４を被覆せず、次いで該部分はろう内に
溶かされる、従つて所望の低抵抗接点が生じる。
全ての抵抗のレーザ調整及びセラミツク基板の
場合にはレーザ前刻線の後で初めて、はんだレジ
スト層が洗い流され、回路が個別化され、半導体
素子が取付けられ（これはリード線６３で示され
ている）かつその他の素子か櫛歯状接続部と一緒
にはんだリフロー法でろう接される。
場合にはレーザ前刻線の後で初めて、はんだレジ
スト層が洗い流され、回路が個別化され、半導体
素子が取付けられ（これはリード線６３で示され
ている）かつその他の素子か櫛歯状接続部と一緒
にはんだリフロー法でろう接される。
本発明は図面について説明した実施例に制限さ
れるものではない。特に抵抗層２並びにろう接可
能なかつ電気メツキで補強可能な金属層３のため
には、前記材料とは別のものを使用することがで
きる。
れるものではない。特に抵抗層２並びにろう接可
能なかつ電気メツキで補強可能な金属層３のため
には、前記材料とは別のものを使用することがで
きる。
抵抗層２のためには、例えば任意のバルブメタ
ル又はバルブメタル窒化物又はバルブメタルオキ
シ窒化物、更にまたニクロム又はマンガニンを使
用することができる。
ル又はバルブメタル窒化物又はバルブメタルオキ
シ窒化物、更にまたニクロム又はマンガニンを使
用することができる。
ろう接可能なかつ電気メツキで補強可能な金属
層のためには、例えばニツケル層の代りに銅／
鉄／銅又は銅／ニツケル／銅又は銅／コバルト／
銅の層順序から成る３層系を使用することができ
る。
層のためには、例えばニツケル層の代りに銅／
鉄／銅又は銅／ニツケル／銅又は銅／コバルト／
銅の層順序から成る３層系を使用することができ
る。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3139670.4 | 1981-10-06 | ||
| DE19813139670 DE3139670A1 (de) | 1981-10-06 | 1981-10-06 | Elektronische duennschichtschaltung und deren herstellungsverfahren |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58501649A JPS58501649A (ja) | 1983-09-29 |
| JPH0410235B2 true JPH0410235B2 (ja) | 1992-02-24 |
Family
ID=6143494
Family Applications (1)
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|---|---|---|---|
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| Country | Link |
|---|---|
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| EP (1) | EP0090820B1 (ja) |
| JP (1) | JPS58501649A (ja) |
| DE (2) | DE3139670A1 (ja) |
| IT (1) | IT1207285B (ja) |
| WO (1) | WO1983001344A1 (ja) |
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|---|---|---|---|---|
| US4668603A (en) * | 1986-06-26 | 1987-05-26 | E. I. Du Pont De Nemours And Company | Method of making raised relief circuit board with soldered connections having nomenclature applied thereto |
| DE3829195A1 (de) * | 1988-08-29 | 1990-03-08 | Bosch Gmbh Robert | Temperaturfuehler |
| DE3907004A1 (de) * | 1989-03-04 | 1990-09-06 | Contraves Ag | Verfahren zum herstellen von duennschichtschaltungen |
| WO2018094280A1 (en) | 2016-11-18 | 2018-05-24 | Hutchinson Technology Incorporated | High aspect ratio electroplated structures and anisotropic electroplating processes |
| US11387033B2 (en) | 2016-11-18 | 2022-07-12 | Hutchinson Technology Incorporated | High-aspect ratio electroplated structures and anisotropic electroplating processes |
| US11521785B2 (en) | 2016-11-18 | 2022-12-06 | Hutchinson Technology Incorporated | High density coil design and process |
| US11693423B2 (en) * | 2018-12-19 | 2023-07-04 | Waymo Llc | Model for excluding vehicle from sensor field of view |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3287191A (en) * | 1963-07-23 | 1966-11-22 | Photo Engravers Res Inc | Etching of printed circuit components |
| US3423205A (en) * | 1964-10-30 | 1969-01-21 | Bunker Ramo | Method of making thin-film circuits |
| US3649392A (en) * | 1968-12-06 | 1972-03-14 | Western Electric Co | Thin-film circuit formation |
| GB1248142A (en) * | 1969-06-20 | 1971-09-29 | Decca Ltd | Improvements in or relating to electrical circuits assemblies |
| US3700445A (en) * | 1971-07-29 | 1972-10-24 | Us Navy | Photoresist processing method for fabricating etched microcircuits |
| FR2159848A5 (ja) * | 1971-11-05 | 1973-06-22 | Bosch | |
| US3751248A (en) * | 1971-12-27 | 1973-08-07 | Bell Telephone Labor Inc | Method of selective multilayered etching |
| DE2509912C3 (de) * | 1975-03-07 | 1979-11-29 | Robert Bosch Gmbh, 7000 Stuttgart | Elektronische Dünnfilmschaltung |
| DE2513859C2 (de) * | 1975-03-27 | 1981-11-12 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Herstellen eines Kondensator-Widerstands-Netzwerks |
| IT1074235B (it) * | 1976-12-28 | 1985-04-17 | Selenia Ind Elettroniche | Procedimento per la realizzazione degli elementi conduttivi e resististivi in microcircuiti per microonde |
| DE2906813C2 (de) * | 1979-02-22 | 1982-06-03 | Robert Bosch Gmbh, 7000 Stuttgart | Elektronische Dünnschichtschaltung |
| DE3136198A1 (de) * | 1981-01-15 | 1982-08-05 | Robert Bosch Gmbh, 7000 Stuttgart | "elektronische duennschichtschaltung" |
| JPS57138168A (en) * | 1981-01-15 | 1982-08-26 | Bosch Gmbh Robert | Electron thin film circuit |
-
1981
- 1981-10-06 DE DE19813139670 patent/DE3139670A1/de not_active Withdrawn
-
1982
- 1982-09-30 IT IT8223537A patent/IT1207285B/it active
- 1982-10-05 JP JP57502953A patent/JPS58501649A/ja active Granted
- 1982-10-05 US US06/509,433 patent/US4596762A/en not_active Expired - Fee Related
- 1982-10-05 DE DE8282902975T patent/DE3269431D1/de not_active Expired
- 1982-10-05 EP EP82902975A patent/EP0090820B1/de not_active Expired
- 1982-10-05 WO PCT/DE1982/000195 patent/WO1983001344A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| IT1207285B (it) | 1989-05-17 |
| EP0090820B1 (de) | 1986-02-26 |
| EP0090820A1 (de) | 1983-10-12 |
| IT8223537A0 (it) | 1982-09-30 |
| DE3269431D1 (en) | 1986-04-03 |
| JPS58501649A (ja) | 1983-09-29 |
| DE3139670A1 (de) | 1983-04-21 |
| WO1983001344A1 (fr) | 1983-04-14 |
| US4596762A (en) | 1986-06-24 |
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