JPH0410250B2 - - Google Patents

Description

請求の範囲 １ 入力端子および出力端子を有し、位相分割ト
ランジスタ、プルダウン回路およびプルアツプ回
路を含むトランジスタ論理装置であつて、位相分
割トランジスタはその論理装置の入力端子に結合
されるベース端子、基準電位に結合されるエミツ
タ端子、および電位源に結合されるコレクタ端子
を有し、プルダウン回路はその論理装置の出力端
子と基準電位との間に結合され、プルダウン回路
は位相分割トランジスタのエミツタ端子に接続さ
れる入力を有し、プルアツプ回路は第１および第
２のトランジスタを含み、第１および第２のトラ
ンジスタの各々はエミツタ、ベースおよびコレク
タ端子を有しダーリントン出力段を形成し、第１
のトランジスタのベースは位相分割トランジスタ
のコレクタ端子に接続され、第２のトランジスタ
のエミツタ端子はその論理装置の出力端子に接続
され、第１のトランジスタのエミツタ端子は第２
のトランジスタのベース端子に接続され、第１お
よび第２のトランジスタのコレクタ端子は電位源
に結合され、 前記トランジスタ論理装置は、前記論理装置の
スイツチング特性を加速するためのトランジスタ
手段を含み、前記トランジスタ手段は、前記出力
端子に結合されるコレクタ端子、前記位相分割ト
ランジスタのコレクタ端子に結合されるエミツタ
端子、および前記プルアツプ回路の第２のトラン
ジスタのベース端子に結合されるベース端子を有
する、トランジスタ論理装置。

２ 電流制限抵抗をさらに含み、前記加速トラン
ジスタ手段の前記ベース端子は前記電流制限抵抗
を介して前記プルアツプ回路の前記第２のトラン
ジスタの前記ベース端子に結合される、請求の範
囲第１項記載の装置。

発明の分野 この発明はトランジスタ−トランジスタ論理
（TTL）回路に関するものであり、特に、ワツト
損を増大することなく集積回路形式でTTL論理
ゲートのスイツチングを加速するための機構に関
するものである。

発明の背景および先行技術の説明 従来のTTL論理装置において、２進信号を入
力端子へ印加するのと、出力端子で発生されるそ
の結果との間に伝搬遅延がある。伝搬遅延は回路
エレメントや、電荷を蓄積することができる関連
のコンポーネントにおける漂遊容量がある場合に
電流の方向または位相を変化させるのに必要な時
間の結果である。高速集積回路において、このよ
うな事柄は重要なことである。

過去において、伝搬遅延を少なくするための数
多くの技術があつた。１つの技術はスイツチング
エレントを繰るために用いられる電流の量であつ
た。他の技術は回路装置の内部の容量を放電させ
るため加速ダイオードを設けることであつた。さ
らに他の方法は、従来のトランジスタよりも本質
的に高速なシヨツトキ型ダイオードおよびトラン
ジスタのような本質的に高速な回路エレメントを
用いることであつた。

第１図を参照して、従来の高速TTL論理ゲー
ト１０の先行技術の実施例が示される。ゲート１
０は速度のためシヨツトキ回路エレメントを用い
ている。すべての接続点およびエレメントは参照
の都合上数字が付けられている。従来の回路表示
がエレメントを示すために用いられる。

２進１（正論理）に対応する、より高いレベル
の電圧V_CCから電流を与えるための“プルアツ
プ”サブ回路は、接続点７と接続点９との間に結
合されるダーリントンを形成するトランジスタＱ
３およびＱ４を含み、接続点９はゲートの出力端
子であり、接続点７は任意の電流制限抵抗Ｒ４ま
たは電圧源V_CCで結合される接続点６に対する短
絡回路のいずれかである。

接地接続点１１に対し出力端子接続点９の“プ
ル”のためのサブ回路はトランジスタＱ５および
抵抗Ｒ３を含む。従来の二乗回路（図示せず）が
抵抗Ｒ３に代わつて選択的に用いられることがで
きる。

位相分割サブ回路はトランジスタＱ２を含み、
このトランジスタＱ２は、そのベースで、接続点
３を介して単または多エミツタのトランジスタＱ
１からデータ信号入力を受け、かつプルアツプお
よびプルダウン接続点９を制御するように作動す
る。

動作において、２進０またはローレベル電圧が
入力１Ａまたは１Ｂのいずれかに現われると、ロ
ー電圧がＱ２のベース、すなわち接続点３に現わ
れ、トランジスタＱ２がそのコレクタおよびエミ
ツタの間で導通するのを妨げる。それゆえに、エ
ミツタでの接続点５の電圧は接地レベル方向に降
下し、コレクタでの接続点４の電圧はV_CCレベル
方向に上昇する。トランジスタＱ３のベースに現
われているハイレベルにより、トランジスタＱ３
はトランジスタＱ４のベースへ導通し始め、この
トランジスタＱ４は、順次、V_CCから接続点９の
出力へ電流を導通させる。それゆえに、接続点９
の電圧レベルはV_CCレベル方向に移動し、２進１
を発生する。

２進１が入力端子１Ａおよび１Ｂの両方に現わ
れると、出力電圧は次の機構に従つて２進０へ進
む。２進１がその入力に現われた状態で、トラン
ジスタＱ１は非導通となり、Ｑ２のベースの電圧
はV_CC方向に進む。接続点３および接続点５の間
のベース−エミツタ電圧の立上がりにより、トラ
ンジスタＱ２が導通し始め、トランジスタＱ３の
ベースから電流を下げて、トランジスタＱ３およ
びトランジスタＱ４をオフにする。ハイレベル電
圧V_CCからの電流が接続点９からカツトオフさ
れ、トランジスタＱ５は、どんな電流負荷が接続
点９で出力端子へ結合されても消散するために接
続点９からの電流を接地１１へ導通するようにな
る。

トランジスタＱ５が、接続点９での出力レベル
を接地方向へローレベル電圧へ引いてその負荷を
放電する速度は、接続点５からトランジスタＱ５
へ与えられるベース電流に依存し、それはトラン
ジスタＱ５の電流特性に依存する。トランジスタ
Ｑ５および関連の抵抗Ｒ３は出力接続点９および
接地１１間の負荷容量のみならず、キヤパシタン
スエレメントＣ１によりここで示される、装置の
構造におけるコンポーネントに関連するいかなる
内部寄生容量からの電流も下げなければならな
い。

内部容量の放電を加速するために、加速ダイオ
ードＤ１およびＤ２が設けられ、この加速ダイオ
ードＤ１は接続点８および接続点４の間に結合さ
れ、加速ダイオードＤ２は接続点９および接続点
４の間に接続されて、接続点が接続点４の電圧よ
りも高い電圧レベルにあるときに順方向にバイア
スされる。

加速ダイオードＤ１はトランジスタＱ４のベー
スを放電させるように作動的であり、他方、加速
ダイオードＤ２は接続点９での放電負荷電流のあ
るものをトランジスタＱ２のコレクタへ向けるよ
うに作動的である。トランジスタＱ２の結果的に
増大されたエミツタ電流はトランジスタＱ５をプ
ルダウンさせるためのベース駆動電流となる。Ｄ
１およびＤ２のような加速ダイオードがなければ
普通であろうよりも非常に速く、出力接続点９か
ら電流を低下させることが、加速ダイオードＤ２
を経由するこの付加的な駆動電流の目的である。

加速ダイオードがこのような高速ゲートのスイ
ツチング速度を高めている間、加速ダイオードＤ
１およびＤ２はスイツチングを遅くする不所望な
または漂遊容量の問題に少なくとも部分的に寄与
する接続点４の漂遊容量（キヤパシタンスエレメ
ントＣ１）を増大させる。さらに、シリコンダイ
オードの固有の性質により、加速ダイオードＤ１
およびＤ２は、少なくとも0.7ボルトの順方向バ
イアスが接続点８または接続点９および接続点４
の間に発生されるまでオンしない。このように、
接続点４の電圧がかなり降下してしまうまでは、
加速ダイオードは回路動作速度に対する助けより
もむしろ、障害となる。それゆえに必要とされる
ことは、漂遊容量が増大されるという欠点や加速
回路に要求される比較的高い内部バイアスという
欠点を伴うことなく、高速ゲートのスイツチング
速度を高めるための機構である。

発明の概要 この発明によれば、特にプルダウン回路を含む
出力段のスイツチング速度を高めるためのプルア
ツプサブ回路手段を有し、コレクタと、ベース
と、エミツタとを有し、コレクタが回路出力接続
点へ結合される高速スイツチングトランジスタを
備えた、高速トランジスタ−トランジスタ論理ゲ
ートにおいて、そのエミツタは位相分割回路へ結
合され、そのベースは電流をプルアツプサブ回路
から位相移行サブ回路へ向けるためのプルアツプ
サブ回路の電流源へ結合され、かつ出力接続点と
位相移行サブ回路との間に電流経路を与える。

加速トランジスタ、特に、シヨツトキ型トラン
ジスタを有するゲートの利点の１つは回路の漂遊
容量を最小にすることである。

シヨツトキ型加速トランジスタの他の利点は、
加速トランジスタは導通するために0.2ボルトの
順バイアスしか必要としないということである。

この発明の目的および他の利点は添付図面に関
して行なう以下の詳細な説明を参照すれば明らか
となろう。

【図面の簡単な説明】

第１図は従来の先行技術のTTLゲートの概略
図である。第２図は加速トランジスタを含むこの
発明によるTTLゲートを示す概略図である。

特定の実施例の説明 第１図に関して、加速トランジスタを有する典
型的な先行技術のTTLゲート１０を説明した。
第２図はこの発明による改良されたゲート１１０
を示す。同一または実質的に同一な回路エレメン
トを示すために各図面において同一の数字が用い
られている。トランジスタＱ５および抵抗Ｒ３は
プルダウンサブ回路１２を形成し、トランジスタ
Ｑ５はシヨツトキダイオードをクランプしたトラ
ンジスタまたは単にシヨツトキ型トランジスタで
ある。プルアツプサブ回路１４はシヨツトキ型ト
ランジスタＱ３、従来の出力トランジスタＱ４お
よび電流制限抵抗Ｒ４を含む。位相分割サブ回路
１６はシヨツトキ型トランジスタＱ２を含み、そ
のコレクタは接続点４でプルアツプサブ回路１４
へ結合され、そのエミツタはプルダウンサブ回路
１２の接続点５へ結合される。トランジスタＱ２
のベースは入力トランジスタＱ１へ結合される。

この発明によれば、加速トランジスタＱ６、典
型的にはシヨツトキ型トランジスタが、プルダウ
ンサブ回路１２およびプルアツプサブ回路１４へ
共通結合される出力接続点９間に設けられ、その
エミツタは位相分割サブ回路１６の接続点４へ結
合されかつベースは電流制限抵抗Ｒ６を介して接
続点８の出力トランジスタＱ４のベースへ結合さ
れる。

第２図に示すゲート回路１１０は第１図に関連
して説明した従来のゲート回路１０よりも本質的
に高速である。なぜならば、第１図のゲート回路
１０においては、接続点４に加速ダイオードＤ
１，Ｄ２が並列に接続されているのに対し、第２
図のゲート回路１１０では、エミツタ・ベース間
容量およびベース・コレクタ間容量が直列接続さ
れてなる加速トランジスタＱ６が接続点４に接続
されているからである。２つの容量が並列に接続
されると合成容量が増加するのに対し、２つの容
量が直列に接続されるとその合成容量は減少する
という性質によつて、加速トランジスタＱ６はト
ランジスタＱ３のベースにおける接続点４の付加
的な漂遊容量を最小にする。さらに、トランジス
タＱ６は電流を出力接続点９から内部接続点４へ
向けるように導通を開始させるためにコレクタと
エミツタとの間に、0.2ボルトの順バイアスしか
必要としないので、本質的に高速である。接続点
４の時定数の最小化により、電流を増大させる必
要なく、スイツチング速度および信号伝搬速度が
最大にされる。位相分割サブ回路１６の位相分割
抵抗として示されてもよい抵抗Ｒ２は電力固定抵
抗である。接続点４で固有の時定数を減少させよ
うと努力して抵抗Ｒ２の値をどのように減少させ
ても、接続点６（V_CC）からトランジスタＱ２を
介して接続点５およびプルダウンサブ回路１２へ
至る経路へ導通する電流の流れを増大させるだけ
である。接続点４の時定数制御スイツチング速度
が、抵抗Ｒ２を含む接続点４の等価抵抗と、等価
容量、典型的には漂流容量エレメントＣ１との積
によつて決定されるので、漂遊容量エレメントＣ
１の減少により、時定数が最小化され、伝搬速度
が最大にされる。加速トランジスタＱ６は、本質
的に、漂遊容量エレメントＣ１の値を増大しな
い。

トランジスタＱ３のエミツタと、加速トランジ
スタＱ６のベース間には抵抗Ｒ６が設けられる。
代わりに、抵抗Ｒ６はトランジスタＱ３のエミツ
タとトランジスタＱ５のコレクタとの間に結合さ
れてもよく、それによつてトランジスタＱ４のた
めのベース−エミツタ電流経路を与えてもよい、
なぜならばトランジスタＱ３のエミツタはトラン
ジスタＱ４のベースへ結合されるからである。抵
抗Ｒ６は、放電抵抗として働き、この抵抗は、こ
の発明による回路においては、好ましくは、第１
図におけるように接続点８および接続点９の間で
直接に接続される代わりに、加速トランジスタＱ
６のベース回路へ接続される。

トランジスタＱ２のコレクタが電圧V_OHマイナ
スV_CESAT以下まで降下するときに接続点９からト
ランジスタＱ２のコレクタへのトランジスタＱ６
を介しての電流が与えられる。なお、V_OHはハイ
の２進出力であり、V_CESATはトランジスタＱ６に
かかる飽和時のコレクタ−エミツタ電圧である。
飽和時のトランジスタＱ６にかかる電圧降下は一
般に順バイアスされたダイオード、たとえば加速
ダイオード、にかかる電圧降下よりも非常に小さ
いので、接続点４への援助電流は前のステージで
かつ第１図におけるように従来の加速ダイオード
の構成により得られるよりも高速で生じ得る。

加速トランジスタＱ６はシヨツトキトランジス
タである必要がない。従来のトランジスタもまた
効果的に作動するが、トランジスタは一般に完全
に飽和するのでより遅い速度で作動するだろう。
この発明による回路はまた典型的には集積回路形
式で実施され、その場合は、容量を減少させ、規
定された電流ドレインおよびエンハンス速度を減
少させることが一般に避けられない。このよう
に、各改良は、コンポーネントの能力の意義ある
進歩であるということがわかる。

この発明は特定の実施例を参照して説明してき
た。他の実施例も当業者にとつて明らかであろ
う。それゆえに、この発明は添付のクレームに示
される場合を除き、制限されるものと意図されて
いない。