JPH0337767B2 - - Google Patents
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- JPH0337767B2 JPH0337767B2 JP57127713A JP12771382A JPH0337767B2 JP H0337767 B2 JPH0337767 B2 JP H0337767B2 JP 57127713 A JP57127713 A JP 57127713A JP 12771382 A JP12771382 A JP 12771382A JP H0337767 B2 JPH0337767 B2 JP H0337767B2
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- collector
- emitter
- input
- npn
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
本発明は半導体集積回路装置に係り、特に
CMOSトランジスタ及びバイポーラトランジス
タからなる高速で低消費電力の半導体集積回路装
置に関する。 従来のCMOSトランジスタのみを使用した論
理回路を第１図に示す。ここでは２入力NAND
について示す。 この２入力NAND回路は、２つの並列接続さ
れたPMOSトランジスタ（以下PMOS）２００，
２０１と２つの直列接続されたNMOSトランジ
スタ（以下NMOS）２０２，２０３とから構成
される。入力２０４と２０５が共に“１”レベル
であるとNMOS２０２，２０３がオン状態にな
り、PMOS２００，２０１はオフ状態になる。
したがつて出力２０６は“０”レベルとなる。入
力２０４あるいは２０５のどちらか一方が“０”
レベルであるとPMOS２０１あるいは２００の
どちらか一方がオン状態になり、NMOS２０２
あるいは２０３のどちらか一方がオフ状態にな
る。したがつて出力２０６は“１”レベルとな
る。この動作で判るように入力レベルが“１”か
“０”レベルに決まると電源２０７から接地まで
に導電パスを作ることはない。故にCMOS回路
は低消費電力という特長を有している。しかし
MOSの伝達コンダクタンスがバイポーラトラン
ジスタに比して小さいため、負荷容量が大きいと
その充放電に時間がかかり、スピードが遅くなる
欠点があつた。 第２図は従来のバイポーラトランジスタのみに
よる２入力NAND回路を示す。 この２入力NAND回路はマルチエミツタの
NPNバイポーラトランジスタ（以後NPNと略
す）３００、NPN３０１，３０２，３０３、ダ
イオード３０４、それに抵抗３０５，３０６，３
０７，３０８から構成される。入力３０９，３１
０が共に“１”レベルの時、NPN３００のベー
ス、エミツタ接合は逆バイアスされるので、抵抗
３０５に流れるベース電流はNPN３０１のベー
ス電流となる。したがつてNPN３０１はオンと
なり、抵抗３０７の非接地側端子電位が上昇し
NPN３０３はオンとなるので出力３１１は“０”
レベルとなる。なおこの時、抵抗３０６の電源３
１２と反対側の端子電位が低下するのでNPN３
０２はオフとなる。一方、入力３０９，３１０の
うちどちらかが“０”レベルの時はNPN３００
のベース、エミツタ接合は順バイアスされ、抵抗
３０５を流れるベース電流は大部分入力３０９ま
たは３１０に流れ込むのでNPN３００は飽和状
態となる。したがつてNPN３０１のベースへは
入力３０９または３１０の“０”レベルがほぼそ
のまま伝達され、NPN３０１はオフとなるので、
NPN３０３がオフとなる。一方抵抗３０６の電
源３１２と反対側の端子が上昇するのでNPN３
０２がオンとなり、NPN３０２のエミツタ電流
が負荷を充電し、出力３１１は“１”レベルとな
る。 この様なバイポーラトランジスタ回路では、大
きな電流を低インピーダンス回路に流し込んだ
り、流し出したりするので消費電力が大きい欠点
がある。集積度に関してもバイポーラトランジス
タ回路はCMOS回路に比べてかなり劣る。一方、
スピードは高い伝達コンダクタンス特性のため速
いという特長を有している。 以上述べてきたCMOS回路、バイポーラ回路
の欠点を補うために、第３図に示す様なインバー
タ回路が知られている。このインバータは
PMOS５０、NMOS５１、NPN５３、PNPバイ
ポーラトランジスタ（以下PNPと略す）５４か
ら成る。入力５５が“０”レベルの時、PMOS
５０はオンとなりNMOS５１はオフとなる。し
たがつてNPN５３とPNP５４のベース電位が上
昇し、NPN５３はオンとなりPNP５４はオフと
なり、出力５６は“１”レベルとなる。入力５５
が“１”レベルの時、PMOS５０はオフとなり
NMOS５１はオンとなる。したがつてNPN５３
とPNP５４のベース電位が低下し、NPN５３は
オフとなりPNP５４はオンとなり、出力５６は
“０”レベルとなる。しかし、NPN５３あるいは
PNP５４をオフにする時、ベースに蓄積された
蓄積電荷の引き抜きに時間を要し、スイツチング
速度が上がらない問題点がある。 本発明の目的は以上述べてきたCMOS回路、
バイポーラ回路及びそれらの複合回路の欠点を補
い、CMOSトランジスタ及びバイポーラトラン
ジスタからなる高速で低消費電力の半導体集積回
路装置を提供するにある。 本発明は、CMOS回路の低消費電力特性及び
バイポーラ回路の高スピード特性に着目し、両ゲ
ートを組合せた複合回路により高速で低消費電力
の回路を得ようとするものである。 そのため、NPNバイポーラトランジスタと
PNPバイポーラトランジスタのコレクタ同志が
接続され、該PNPトランジスタのエミツタが電
源端子に、該NPNトランジスタのエミツタが接
地電位である固定電位端子につながれた相補形出
力段と、CMOS回路から成る論理回路及びバイ
ポーラトランジスタを駆動する回路と、蓄積電荷
を引き抜く回路素子とから構成される。ここで回
路素子とは、抵抗分を有する素子であれば良い。
そして該駆動回路の同相出力を該NPN、PNPバ
イポーラトランジスタのベースに入力することに
より、高入力インピーダンス、低出力インピーダ
ンス回路を実現する。この場合、電界効果トラン
ジスタとバイポーラトランジスタはダーリントン
接続され、大きな伝達コンダクタンスを得ること
ができる。 本願発明の特徴とするところは、一方導電型の
コレクタと他方導電型のベースと一方導電型のエ
ミツタとを有し、コレクタ・エミツタ電流路が出
力端子と第１の電源端子とに接続される第１のバ
イポーラトランジスタと、他方導電型のコレクタ
と一方導電型のベースと他方導電型のエミツタと
を有し、コレクタ・エミツタ電流路が上記出力端
子と第２の電源端子とに接続される第２のバイポ
ーラトランジスタと、少なくとも一つの入力端子
に印加される入力信号に応答して、上記第１のバ
イポーラトランジスタのベースから上記出力端子
への電流路を形成する少なくとも一つの一方導電
型電界効果トランジスタと、上記入力端子に印加
される上記入力信号に応答して、上記出力端子か
ら上記第２のバイポーラトランジスタのベースへ
の電流路を形成する少なくとも一つの他方導電型
電界効果トランジスタと、上記第１のバイポーラ
トランジスタのベースに接続され、上記第１のバ
イポーラトランジスタのベースから蓄積電荷を引
き抜く第１の電荷引抜素子と、上記第２のバイポ
ーラトランジスタのベースに接続され、上記第２
のバイポーラトランジスタのベースから蓄積電荷
を引き抜く第２の電荷引抜素子とを具備し、上記
第１、第２の電荷引抜素子のうち少なくとも一方
は抵抗で構成したことにある。 以下、本発明を実施例によつて詳細に説明す
る。 実施例 １ 第４図は、インバータの実施例である。 第４図に於いて、１４は、エミツタが第１の電
位レベルにある電源端子に、コレクタが出力端子
１７に接続されるPNPバイポーラトランジスタ
（以下単にPNPと称す）、１５は、コレクタが出
力端子１７に、エミツタが接地電位GNDである
固定電位（第２の電位レベル）端子に接続される
第２のNPNバイポーラトランジスタ（以下単に
NPNと称す）、１０は、ゲートが入力端子１６
に、ドレイン及びソースがそれぞれPNP１４の
コレクタとベースとに接続されるＰ型絶縁ゲート
電界効果トランジスタ（以下単にPMOSと称
す）、１１は、ゲートが入力端子１６に、ドレイ
ン及びソースがNPN１５のコレクタとベースと
に接続されるＮ型絶縁ゲート電界効果トランジス
タ（以下単にNMOSと称す）、１２及び１３は、
PNP１４及びNPN１５のベースのエミツタとの
間にそれぞれ設けられる抵抗である。 表１は本実施例の論理動作を示すものである。
CMOSトランジスタ及びバイポーラトランジス
タからなる高速で低消費電力の半導体集積回路装
置に関する。 従来のCMOSトランジスタのみを使用した論
理回路を第１図に示す。ここでは２入力NAND
について示す。 この２入力NAND回路は、２つの並列接続さ
れたPMOSトランジスタ（以下PMOS）２００，
２０１と２つの直列接続されたNMOSトランジ
スタ（以下NMOS）２０２，２０３とから構成
される。入力２０４と２０５が共に“１”レベル
であるとNMOS２０２，２０３がオン状態にな
り、PMOS２００，２０１はオフ状態になる。
したがつて出力２０６は“０”レベルとなる。入
力２０４あるいは２０５のどちらか一方が“０”
レベルであるとPMOS２０１あるいは２００の
どちらか一方がオン状態になり、NMOS２０２
あるいは２０３のどちらか一方がオフ状態にな
る。したがつて出力２０６は“１”レベルとな
る。この動作で判るように入力レベルが“１”か
“０”レベルに決まると電源２０７から接地まで
に導電パスを作ることはない。故にCMOS回路
は低消費電力という特長を有している。しかし
MOSの伝達コンダクタンスがバイポーラトラン
ジスタに比して小さいため、負荷容量が大きいと
その充放電に時間がかかり、スピードが遅くなる
欠点があつた。 第２図は従来のバイポーラトランジスタのみに
よる２入力NAND回路を示す。 この２入力NAND回路はマルチエミツタの
NPNバイポーラトランジスタ（以後NPNと略
す）３００、NPN３０１，３０２，３０３、ダ
イオード３０４、それに抵抗３０５，３０６，３
０７，３０８から構成される。入力３０９，３１
０が共に“１”レベルの時、NPN３００のベー
ス、エミツタ接合は逆バイアスされるので、抵抗
３０５に流れるベース電流はNPN３０１のベー
ス電流となる。したがつてNPN３０１はオンと
なり、抵抗３０７の非接地側端子電位が上昇し
NPN３０３はオンとなるので出力３１１は“０”
レベルとなる。なおこの時、抵抗３０６の電源３
１２と反対側の端子電位が低下するのでNPN３
０２はオフとなる。一方、入力３０９，３１０の
うちどちらかが“０”レベルの時はNPN３００
のベース、エミツタ接合は順バイアスされ、抵抗
３０５を流れるベース電流は大部分入力３０９ま
たは３１０に流れ込むのでNPN３００は飽和状
態となる。したがつてNPN３０１のベースへは
入力３０９または３１０の“０”レベルがほぼそ
のまま伝達され、NPN３０１はオフとなるので、
NPN３０３がオフとなる。一方抵抗３０６の電
源３１２と反対側の端子が上昇するのでNPN３
０２がオンとなり、NPN３０２のエミツタ電流
が負荷を充電し、出力３１１は“１”レベルとな
る。 この様なバイポーラトランジスタ回路では、大
きな電流を低インピーダンス回路に流し込んだ
り、流し出したりするので消費電力が大きい欠点
がある。集積度に関してもバイポーラトランジス
タ回路はCMOS回路に比べてかなり劣る。一方、
スピードは高い伝達コンダクタンス特性のため速
いという特長を有している。 以上述べてきたCMOS回路、バイポーラ回路
の欠点を補うために、第３図に示す様なインバー
タ回路が知られている。このインバータは
PMOS５０、NMOS５１、NPN５３、PNPバイ
ポーラトランジスタ（以下PNPと略す）５４か
ら成る。入力５５が“０”レベルの時、PMOS
５０はオンとなりNMOS５１はオフとなる。し
たがつてNPN５３とPNP５４のベース電位が上
昇し、NPN５３はオンとなりPNP５４はオフと
なり、出力５６は“１”レベルとなる。入力５５
が“１”レベルの時、PMOS５０はオフとなり
NMOS５１はオンとなる。したがつてNPN５３
とPNP５４のベース電位が低下し、NPN５３は
オフとなりPNP５４はオンとなり、出力５６は
“０”レベルとなる。しかし、NPN５３あるいは
PNP５４をオフにする時、ベースに蓄積された
蓄積電荷の引き抜きに時間を要し、スイツチング
速度が上がらない問題点がある。 本発明の目的は以上述べてきたCMOS回路、
バイポーラ回路及びそれらの複合回路の欠点を補
い、CMOSトランジスタ及びバイポーラトラン
ジスタからなる高速で低消費電力の半導体集積回
路装置を提供するにある。 本発明は、CMOS回路の低消費電力特性及び
バイポーラ回路の高スピード特性に着目し、両ゲ
ートを組合せた複合回路により高速で低消費電力
の回路を得ようとするものである。 そのため、NPNバイポーラトランジスタと
PNPバイポーラトランジスタのコレクタ同志が
接続され、該PNPトランジスタのエミツタが電
源端子に、該NPNトランジスタのエミツタが接
地電位である固定電位端子につながれた相補形出
力段と、CMOS回路から成る論理回路及びバイ
ポーラトランジスタを駆動する回路と、蓄積電荷
を引き抜く回路素子とから構成される。ここで回
路素子とは、抵抗分を有する素子であれば良い。
そして該駆動回路の同相出力を該NPN、PNPバ
イポーラトランジスタのベースに入力することに
より、高入力インピーダンス、低出力インピーダ
ンス回路を実現する。この場合、電界効果トラン
ジスタとバイポーラトランジスタはダーリントン
接続され、大きな伝達コンダクタンスを得ること
ができる。 本願発明の特徴とするところは、一方導電型の
コレクタと他方導電型のベースと一方導電型のエ
ミツタとを有し、コレクタ・エミツタ電流路が出
力端子と第１の電源端子とに接続される第１のバ
イポーラトランジスタと、他方導電型のコレクタ
と一方導電型のベースと他方導電型のエミツタと
を有し、コレクタ・エミツタ電流路が上記出力端
子と第２の電源端子とに接続される第２のバイポ
ーラトランジスタと、少なくとも一つの入力端子
に印加される入力信号に応答して、上記第１のバ
イポーラトランジスタのベースから上記出力端子
への電流路を形成する少なくとも一つの一方導電
型電界効果トランジスタと、上記入力端子に印加
される上記入力信号に応答して、上記出力端子か
ら上記第２のバイポーラトランジスタのベースへ
の電流路を形成する少なくとも一つの他方導電型
電界効果トランジスタと、上記第１のバイポーラ
トランジスタのベースに接続され、上記第１のバ
イポーラトランジスタのベースから蓄積電荷を引
き抜く第１の電荷引抜素子と、上記第２のバイポ
ーラトランジスタのベースに接続され、上記第２
のバイポーラトランジスタのベースから蓄積電荷
を引き抜く第２の電荷引抜素子とを具備し、上記
第１、第２の電荷引抜素子のうち少なくとも一方
は抵抗で構成したことにある。 以下、本発明を実施例によつて詳細に説明す
る。 実施例 １ 第４図は、インバータの実施例である。 第４図に於いて、１４は、エミツタが第１の電
位レベルにある電源端子に、コレクタが出力端子
１７に接続されるPNPバイポーラトランジスタ
（以下単にPNPと称す）、１５は、コレクタが出
力端子１７に、エミツタが接地電位GNDである
固定電位（第２の電位レベル）端子に接続される
第２のNPNバイポーラトランジスタ（以下単に
NPNと称す）、１０は、ゲートが入力端子１６
に、ドレイン及びソースがそれぞれPNP１４の
コレクタとベースとに接続されるＰ型絶縁ゲート
電界効果トランジスタ（以下単にPMOSと称
す）、１１は、ゲートが入力端子１６に、ドレイ
ン及びソースがNPN１５のコレクタとベースと
に接続されるＮ型絶縁ゲート電界効果トランジス
タ（以下単にNMOSと称す）、１２及び１３は、
PNP１４及びNPN１５のベースのエミツタとの
間にそれぞれ設けられる抵抗である。 表１は本実施例の論理動作を示すものである。
【表】
入力１６が“０”レベルの時、PMOS１０は
オンになり、NMOS１１はオフになる。したが
つてPNP１４のベース電位が低下し、PNP１４
はオンになる。またNPN１５は、抵抗１３を介
してベース、エミツタ間が短絡されオフとなる。
故にPNP１４のコレクタ電流が負荷を充電し、
出力１７は“１”レベルになる。入力１６が
“１”レベルの時、PMOS１０はオフになり、
NMOS１１はオンになる。したがつてNPN１５
のベース、コレクタ間がNMOS１１を介して短
絡され、出力１７からNPN１５のベースに電流
が供給され、NPN１５はオンになる。一方PNP
１４は抵抗１２を介してベース、エミツタ間が短
絡され、オフとなる。故に出力１７は“０”レベ
ルになる。このようにPNP１４あるいはNPN１
５がオフになる時には、それぞれのベース、エミ
ツタ間が抵抗１２，１３を介して短絡されるので
蓄積電荷を短時間に引き抜くことができる。 更に、抵抗１２，１３はそれぞれPMOS１０
を介して出力端子１７に、NMOS１１を介して
固定電位端子に接続されているため、入力１６が
“０”レベルのときは、抵抗１２とPMOS１０と
の直列接続が、PNP１４のエミツタとコレクタ
間に電流路を形成することになり、このパスによ
り出力端子１７の電位を電源端子１の電位まで上
昇させることができる。 一方、入力１６が“１”レベルのときは同様に
抵抗１３とNMOS１１との直列接続が、NPN１
５のエミツタとコレクタ間に電流路を形成するこ
とになり、このパスにより出力端子１７の電位を
固定電位端子の電位まで下降させることができ、
ノイズマージンを十分確保できる。 本実施例によれば、CMOSとバイポーラトラ
ンジスタの最小構成でインバータ回路が実現でき
る。 実施例 ２ 第５図に２入力NAND回路の実施例を示す。 第５図に於いて、２６は、エミツタが電源端子
１に、コレクタが出力端子２９に接続される
PNP、２７は、コレクタが出力端子２９に、エ
ミツタが接地電位GNDである固定電位端子に接
続されるNPN、２８は２個の入力端子、２０及
び２１は、各ゲートがそれぞれ異なる入力端子２
８に、各ドレイン及び各ソースが、PNP２６の
コレクタとベースとの間に並列にそれぞれ接続さ
れるPMOS、２２及び２３は、各ゲートがそれ
ぞれ異なる入力端子２８に、各ドレイン及び各ソ
ースがNPN２７のコレクタとベースとの間に直
列にそれぞれ接続されるNMOS、２４及び２５
は、PNP２６及びNPN２７のベースとエミツタ
との間にそれぞれ設けられる抵抗である。 表２は本実施例の論理動作を示すものである。
オンになり、NMOS１１はオフになる。したが
つてPNP１４のベース電位が低下し、PNP１４
はオンになる。またNPN１５は、抵抗１３を介
してベース、エミツタ間が短絡されオフとなる。
故にPNP１４のコレクタ電流が負荷を充電し、
出力１７は“１”レベルになる。入力１６が
“１”レベルの時、PMOS１０はオフになり、
NMOS１１はオンになる。したがつてNPN１５
のベース、コレクタ間がNMOS１１を介して短
絡され、出力１７からNPN１５のベースに電流
が供給され、NPN１５はオンになる。一方PNP
１４は抵抗１２を介してベース、エミツタ間が短
絡され、オフとなる。故に出力１７は“０”レベ
ルになる。このようにPNP１４あるいはNPN１
５がオフになる時には、それぞれのベース、エミ
ツタ間が抵抗１２，１３を介して短絡されるので
蓄積電荷を短時間に引き抜くことができる。 更に、抵抗１２，１３はそれぞれPMOS１０
を介して出力端子１７に、NMOS１１を介して
固定電位端子に接続されているため、入力１６が
“０”レベルのときは、抵抗１２とPMOS１０と
の直列接続が、PNP１４のエミツタとコレクタ
間に電流路を形成することになり、このパスによ
り出力端子１７の電位を電源端子１の電位まで上
昇させることができる。 一方、入力１６が“１”レベルのときは同様に
抵抗１３とNMOS１１との直列接続が、NPN１
５のエミツタとコレクタ間に電流路を形成するこ
とになり、このパスにより出力端子１７の電位を
固定電位端子の電位まで下降させることができ、
ノイズマージンを十分確保できる。 本実施例によれば、CMOSとバイポーラトラ
ンジスタの最小構成でインバータ回路が実現でき
る。 実施例 ２ 第５図に２入力NAND回路の実施例を示す。 第５図に於いて、２６は、エミツタが電源端子
１に、コレクタが出力端子２９に接続される
PNP、２７は、コレクタが出力端子２９に、エ
ミツタが接地電位GNDである固定電位端子に接
続されるNPN、２８は２個の入力端子、２０及
び２１は、各ゲートがそれぞれ異なる入力端子２
８に、各ドレイン及び各ソースが、PNP２６の
コレクタとベースとの間に並列にそれぞれ接続さ
れるPMOS、２２及び２３は、各ゲートがそれ
ぞれ異なる入力端子２８に、各ドレイン及び各ソ
ースがNPN２７のコレクタとベースとの間に直
列にそれぞれ接続されるNMOS、２４及び２５
は、PNP２６及びNPN２７のベースとエミツタ
との間にそれぞれ設けられる抵抗である。 表２は本実施例の論理動作を示すものである。
【表】
入力２８のどちらかが“０”レベルの時、
PMOS２０，２１のどちらかがオンになり、
NMOS２２，２３のどちらかがオフになる。し
たがつてPNP２６のベース電位が低下し、PNP
２６はオンになる。またNPN２７は、抵抗２５
を介してベース、エミツタ間が短絡されオフにな
る。故にPNP２６のコレクタ電流が負荷を充電
し、出力２９は“１”レベルになる。 入力２８の両方が“０”レベルの時、PMOS
２０，２１の両方がオンになり、NMOS２２，
２３の両方がオフになる。したがつて上記と同様
に出力２９は“１”レベルになる。 入力２８の両方が“１”レベルの時、PMOS
２０，２１の両方がオフになり、NMOS２２，
２３の両方がオンになる。したがつてNPN２７
のコレクタ、ベース間がNMOS２２，２３を介
して短絡され、出力２９からNPN２７のベース
に電流が供給され、NPN２７はオンになる。一
方PNP２６は、抵抗２４を介してベース、エミ
ツタ間が短絡され、オフになる。故に出力２９は
“０”レベルとなる。 本実施例に於いても、第１の実施例と同様な効
果が達成できる。 尚、本実施例では２入力NAND回路を例にと
つて説明したが、３入力NAND、４入力NAND
等の一般のｋ入力NAND回路（ｋ≧２）に本発
明は適用できる。 実施例 ３ 第６図に２入力NOR回路の実施例を示す。 第６図に於いて、３６は、エミツタが電源端子
１に、コレクタが出力端子３９に接続される
PNP３７は、コレクタが出力端子３９に、エミ
ツタが接地電位GNDである固定電位端子に接続
されるNPN、３８は２個の入力端子、３０及び
３１は、各ゲートがそれぞれ異なる入力端子３８
に、各ドレイン及び各ソースが、PNP３６のコ
レクタとベースとの間に直列にそれぞれ接続され
るPMOS、３２及び３３は、各ゲートがそれぞ
れ異なる入力端子３８に、各ドレイン及び各ソー
スがNPN３７のコレクタとベースとの間に並列
にそれぞれ接続されるNMOS、３４及び３５は、
PNP３６及びNPN３７のベースとエミツタとの
間にそれぞれ設けられる抵抗である。 表３は本実施例の論理動作を示すものである。
PMOS２０，２１のどちらかがオンになり、
NMOS２２，２３のどちらかがオフになる。し
たがつてPNP２６のベース電位が低下し、PNP
２６はオンになる。またNPN２７は、抵抗２５
を介してベース、エミツタ間が短絡されオフにな
る。故にPNP２６のコレクタ電流が負荷を充電
し、出力２９は“１”レベルになる。 入力２８の両方が“０”レベルの時、PMOS
２０，２１の両方がオンになり、NMOS２２，
２３の両方がオフになる。したがつて上記と同様
に出力２９は“１”レベルになる。 入力２８の両方が“１”レベルの時、PMOS
２０，２１の両方がオフになり、NMOS２２，
２３の両方がオンになる。したがつてNPN２７
のコレクタ、ベース間がNMOS２２，２３を介
して短絡され、出力２９からNPN２７のベース
に電流が供給され、NPN２７はオンになる。一
方PNP２６は、抵抗２４を介してベース、エミ
ツタ間が短絡され、オフになる。故に出力２９は
“０”レベルとなる。 本実施例に於いても、第１の実施例と同様な効
果が達成できる。 尚、本実施例では２入力NAND回路を例にと
つて説明したが、３入力NAND、４入力NAND
等の一般のｋ入力NAND回路（ｋ≧２）に本発
明は適用できる。 実施例 ３ 第６図に２入力NOR回路の実施例を示す。 第６図に於いて、３６は、エミツタが電源端子
１に、コレクタが出力端子３９に接続される
PNP３７は、コレクタが出力端子３９に、エミ
ツタが接地電位GNDである固定電位端子に接続
されるNPN、３８は２個の入力端子、３０及び
３１は、各ゲートがそれぞれ異なる入力端子３８
に、各ドレイン及び各ソースが、PNP３６のコ
レクタとベースとの間に直列にそれぞれ接続され
るPMOS、３２及び３３は、各ゲートがそれぞ
れ異なる入力端子３８に、各ドレイン及び各ソー
スがNPN３７のコレクタとベースとの間に並列
にそれぞれ接続されるNMOS、３４及び３５は、
PNP３６及びNPN３７のベースとエミツタとの
間にそれぞれ設けられる抵抗である。 表３は本実施例の論理動作を示すものである。
【表】
入力３８の両方が“０”レベルの時、PMOS
３０，３１の両方がオンになり、NMOS３２，
３３の両方がオフになる。したがつてPNP３６
のベース電位が低下し、PNP３６はオンになる。
またNPN３７は抵抗３５を介してベース、エミ
ツタ間が短絡されオフになる。故にPNP３６の
コレクタ電流が負荷を充電し、出力３９は“１”
レベルになる。 入力３８のどちらかが“１”レベルの時、
PMOS３０，３１のどちらかがオフになり、
NMOS３２，３３のどちらかがオンになる。し
たがつてNPN３７のコレクタ、ベース間が
NMOS３２，３３のオンの方を介して短絡され、
出力３９からNPN３７のベースに電流が供給さ
れ、NPN３７はオンになる。一方PNP３６は抵
抗３４を介してベース、エミツタ間が短絡され、
オフになる。故に出力３９は“０”レベルとな
る。 入力３８の両方が“１”レベルの時、PMOS
３０，３１の両方がオフになり、NMOS３２，
３３の両方がオンになる。したがつて動作は上記
と同じで出力３９は“０”レベルとなる。 本実施例に於いても、第１の実施例と同様な効
果が達成できる。 尚、本実施例では２入力NOR回路を例にとつ
て説明したが、３入力NOR、４入力NOR等の一
般のｋ入力NOR回路（ｋ≧２）に本発明は適用
できる。 実施例 ４ 第７図は出力部に第４図に示したインバータ回
路を採用したラツチを示す。 第７図に於いて、４２はラツチパルス４６の反
転を作るCMOSインバータ、４０はデータ４４
を伝達するトランスフアゲート、４３は記憶部を
構成するCMOSインバータ、４１はトランスフ
アゲートであり、第４図と同一符号は同一物及び
相当物を示す。 データ入力４４をラツチする際にはラツチパル
ス４６を“１”にする。するとトランスフアゲー
ト４０はオンになりトランスフアゲート４１はオ
フになり、データが書込まれる。その際ラツチパ
ルス４６を“０”にするとトランスフアゲート４
０はオフとなり、トランスフアゲート４１はオン
となる。したがつてCMOSインバータ４３、複
合インバータ及びトランスフアゲート４１でデー
タを保持する。 以上の実施例によればCMOS駆動段とバイポ
ーラ出力段２段の最小構成の各種複合回路を実現
でき、高速、低消費電力及び高集積のLSI化が可
能である。 実施例 ５ 第８図は第４図とほぼ同じ構成で、同じ動作を
する。 第８図に於いて、第４図と同一符号は同一物及
び相当物を示し、１２５は第４図等のPNP１４
のベースコレクタとの間にシヨツトキーバリヤダ
イオードを設けたもの、１２６はNPN１５のベ
ースとコレクタとの間にシヨツトキーバリヤダイ
オードを設けたもの、１２３はゲートが入力端子
１６に、ドレイン及びソースがそれぞれ電源端子
１とNPN１２６のベースとに接続される第３の
Ｎ型電界効果トランジスタ（以下単に第３の
NMOSと称す）である。 第４図の実施例１と異なる第１点はPNP１２
５とNPN１２６をシヨツキートバリヤダイオー
ド付にしたことである。これはトランジスタが飽
和することによつて発生する蓄積電荷を引き抜く
時間を短縮するためである。 異なる第２点は、第３のNMOS１２３を電源
とNPN１２６のベースとの間に設置し、ゲート
を入力１６に接続することである。 これは、出力回路の場合、出力ロウレベルの電
圧VOLでシンク電流IOLを流し込む必要があるので
入力１６が“１”レベルの時、NPN１２６にベ
ース電流を流し続けておく必要があるためであ
る。 本実施例によれば、高速、低消費電力の出力回
路を実現することができる。 以上述べた様に本発明によれば、バイポーラト
ランジスタ回路の高駆動能力とCMOS回路の低
消費電力特性を兼ね回路を少ない素子で構成し、
高速、低消費電力の半導体集積回路装置を得るこ
とができ、更にノイズマージンを十分確保するこ
とができる。
３０，３１の両方がオンになり、NMOS３２，
３３の両方がオフになる。したがつてPNP３６
のベース電位が低下し、PNP３６はオンになる。
またNPN３７は抵抗３５を介してベース、エミ
ツタ間が短絡されオフになる。故にPNP３６の
コレクタ電流が負荷を充電し、出力３９は“１”
レベルになる。 入力３８のどちらかが“１”レベルの時、
PMOS３０，３１のどちらかがオフになり、
NMOS３２，３３のどちらかがオンになる。し
たがつてNPN３７のコレクタ、ベース間が
NMOS３２，３３のオンの方を介して短絡され、
出力３９からNPN３７のベースに電流が供給さ
れ、NPN３７はオンになる。一方PNP３６は抵
抗３４を介してベース、エミツタ間が短絡され、
オフになる。故に出力３９は“０”レベルとな
る。 入力３８の両方が“１”レベルの時、PMOS
３０，３１の両方がオフになり、NMOS３２，
３３の両方がオンになる。したがつて動作は上記
と同じで出力３９は“０”レベルとなる。 本実施例に於いても、第１の実施例と同様な効
果が達成できる。 尚、本実施例では２入力NOR回路を例にとつ
て説明したが、３入力NOR、４入力NOR等の一
般のｋ入力NOR回路（ｋ≧２）に本発明は適用
できる。 実施例 ４ 第７図は出力部に第４図に示したインバータ回
路を採用したラツチを示す。 第７図に於いて、４２はラツチパルス４６の反
転を作るCMOSインバータ、４０はデータ４４
を伝達するトランスフアゲート、４３は記憶部を
構成するCMOSインバータ、４１はトランスフ
アゲートであり、第４図と同一符号は同一物及び
相当物を示す。 データ入力４４をラツチする際にはラツチパル
ス４６を“１”にする。するとトランスフアゲー
ト４０はオンになりトランスフアゲート４１はオ
フになり、データが書込まれる。その際ラツチパ
ルス４６を“０”にするとトランスフアゲート４
０はオフとなり、トランスフアゲート４１はオン
となる。したがつてCMOSインバータ４３、複
合インバータ及びトランスフアゲート４１でデー
タを保持する。 以上の実施例によればCMOS駆動段とバイポ
ーラ出力段２段の最小構成の各種複合回路を実現
でき、高速、低消費電力及び高集積のLSI化が可
能である。 実施例 ５ 第８図は第４図とほぼ同じ構成で、同じ動作を
する。 第８図に於いて、第４図と同一符号は同一物及
び相当物を示し、１２５は第４図等のPNP１４
のベースコレクタとの間にシヨツトキーバリヤダ
イオードを設けたもの、１２６はNPN１５のベ
ースとコレクタとの間にシヨツトキーバリヤダイ
オードを設けたもの、１２３はゲートが入力端子
１６に、ドレイン及びソースがそれぞれ電源端子
１とNPN１２６のベースとに接続される第３の
Ｎ型電界効果トランジスタ（以下単に第３の
NMOSと称す）である。 第４図の実施例１と異なる第１点はPNP１２
５とNPN１２６をシヨツキートバリヤダイオー
ド付にしたことである。これはトランジスタが飽
和することによつて発生する蓄積電荷を引き抜く
時間を短縮するためである。 異なる第２点は、第３のNMOS１２３を電源
とNPN１２６のベースとの間に設置し、ゲート
を入力１６に接続することである。 これは、出力回路の場合、出力ロウレベルの電
圧VOLでシンク電流IOLを流し込む必要があるので
入力１６が“１”レベルの時、NPN１２６にベ
ース電流を流し続けておく必要があるためであ
る。 本実施例によれば、高速、低消費電力の出力回
路を実現することができる。 以上述べた様に本発明によれば、バイポーラト
ランジスタ回路の高駆動能力とCMOS回路の低
消費電力特性を兼ね回路を少ない素子で構成し、
高速、低消費電力の半導体集積回路装置を得るこ
とができ、更にノイズマージンを十分確保するこ
とができる。
第１図は従来のCMOS回路図、第２図は従来
のTTL回路図、第３図は従来例であるインバー
タ回路図、第４図は本発明の第１の実施例である
インバータ回路、第５図は本発明の第２の実施例
である２入力NAND回路、第６図は本発明の第
３の実施例である２入力NOR回路、第７図は本
発明の第４の実施例であるラツチ回路、第８図は
本発明の第５の実施例である出力回路である。 １４……PNP、１５……NPN、１０……
PMOS、１１，１２３……NMOS、１２，１３
……抵抗、１２５……シヨツトキーバリヤダイオ
ード付PNP、１２６……シヨツトキーバリヤダ
イオード付NPN。
のTTL回路図、第３図は従来例であるインバー
タ回路図、第４図は本発明の第１の実施例である
インバータ回路、第５図は本発明の第２の実施例
である２入力NAND回路、第６図は本発明の第
３の実施例である２入力NOR回路、第７図は本
発明の第４の実施例であるラツチ回路、第８図は
本発明の第５の実施例である出力回路である。 １４……PNP、１５……NPN、１０……
PMOS、１１，１２３……NMOS、１２，１３
……抵抗、１２５……シヨツトキーバリヤダイオ
ード付PNP、１２６……シヨツトキーバリヤダ
イオード付NPN。
Claims (1)
- 【特許請求の範囲】 １ 一方導電型のコレクタと他方導電型のベース
と一方導電型のエミツタとを有し、コレクタ・エ
ミツタ電流路が出力端子と第１の電位レベル部と
の間に接続される第１のバイポーラトランジスタ
と、 他方導電型のコレクタと一方導電型のベースと
他方導電型のエミツタとを有し、コレクタ・エミ
ツタ電流路が上記出力端子と第２の電位レベル部
との間に接続される第２のバイポーラトランジス
タと、 少なくとも一つの入力端子に印加される入力信
号に応答して、上記第１のバイポーラトランジス
タのベースとコレクタ間にソース・ドレイン電流
路を形成する少なくとも一つの第１の電界効果ト
ランジスタと、 上記入力端子に印加される上記入力信号に応答
して、上記第２のバイポーラトランジスタのベー
スとコレクタ間にソース・ドレイン電流路を形成
する、上記第１の電界効果型トランジスタとは異
なる導電型の、少なくとも一つの第２の電界効果
トランジスタと、 上記第１のバイポーラトランジスタのベースか
ら蓄積電荷を引き抜く第１の電荷引抜素子と、 上記第２のバイポーラトランジスタのベースか
ら蓄積電荷を引き抜く第２の電荷引抜き素子と を具備し、上記第１、第２の電荷引抜素子のうち
少なくとも一方は上記第１又は第２のバイポーラ
トランジスタのベースとエミツタとの間に接続さ
れる抵抗であることを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127713A JPS5919435A (ja) | 1982-07-23 | 1982-07-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127713A JPS5919435A (ja) | 1982-07-23 | 1982-07-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5919435A JPS5919435A (ja) | 1984-01-31 |
| JPH0337767B2 true JPH0337767B2 (ja) | 1991-06-06 |
Family
ID=14966861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57127713A Granted JPS5919435A (ja) | 1982-07-23 | 1982-07-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919435A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685498B2 (ja) * | 1984-08-24 | 1994-10-26 | 株式会社日立製作所 | 論理回路 |
| US4701642A (en) * | 1986-04-28 | 1987-10-20 | International Business Machines Corporation | BICMOS binary logic circuits |
| US4682054A (en) * | 1986-06-27 | 1987-07-21 | Motorola, Inc. | BICMOS driver with output voltage swing enhancement |
| US4746817A (en) * | 1987-03-16 | 1988-05-24 | International Business Machines Corporation | BIFET logic circuit |
| JPH0197013A (ja) * | 1987-10-09 | 1989-04-14 | Hitachi Ltd | 半導体回路装置 |
| JPH02238712A (ja) * | 1989-03-13 | 1990-09-21 | Toshiba Corp | 出力バッファ回路 |
| JP2542098B2 (ja) * | 1990-01-25 | 1996-10-09 | 三菱電機株式会社 | メモリセル |
| JP2546904B2 (ja) * | 1990-01-31 | 1996-10-23 | 三菱電機株式会社 | 半導体論理回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3879619A (en) * | 1973-06-26 | 1975-04-22 | Ibm | Mosbip switching circuit |
| JPS53106532A (en) * | 1977-02-28 | 1978-09-16 | Toshiba Corp | Logic circuit |
-
1982
- 1982-07-23 JP JP57127713A patent/JPS5919435A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5919435A (ja) | 1984-01-31 |
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