JPH04102948A - データ処理システム及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】

本発明は一般に、大きなダイレクトマツプキャッシュを
有するシステムにおける、プログラムされた入力／出力
（ＰＩｌｏ）、及び入力／出力（Ｉｌｏ）のポール（ｐ
ｏｌ　ｌ　ｉｎｇ）を改善するためのシステム及びその
方法に関する。さらに詳しく言えば、本発明は系統キャ
ッシュマネジメントインストラクションを使用すること
を必要としないようなシステム及び方法に関する。さら
に詳しくいえば、本発明は、ダイレクトマツプキャッシ
ュを使用するシステム及び方法であり、多数のキャッシ
ュラインを有し、インストラクション回数に関係して高
いキャッシュミスペナルティ−を与えるものである。ダ
イレクトメモリアクセスＩ１０は有していない。 ［０００２］

【従来技術】

コンピュータシステム内で工／○動作を実行するための
幾つかの方法がある。 度々好まれる方法の１つは、「メモリマツプ」■１０と
呼ばれるものである。この［メモリマツプＪ　工１０に
おいてＩ１０デバイスレジスタは、メインメモリと同一
の物理アドレス空間に現れ、それは普通のロード／スト
アインストラクションを通じてアクセスされる。メモリ
マツプＩ１０デバイスは一般に、物理メモリアドレスを
デコードし、そうして特定の範囲内のアドレスに応答す
る。 ［０００３］ データキャッシュを有するプロセッサにおいて、このア
プローチを備えるものの１つの問題はキャッシュのゴー
ルであり、それはメインメモリへの参照を抑圧し、Ｉ１
０デバイスレジスタにアクセスするためにイ吏用された
インストラクションのゴールと衝突する。このＩ１０デ
バイスレジスタは、全てのロードあるいはストアインス
トラクションのために■／○アクセスを引き起こすもの
である。この問題を明示する他の方法は、Ｉ１０デバイ
スレジスタをポーリングしているソフトウエアカ飄ポー
ルされたアドレスがデータキャッシュ内で有効でないこ
と、またはそのソフトウェアがアクチュアルレジスタ値
を見ないであろうということを、保証しなくてはならな
いということである。 ［０００４］ この問題を処理するための一般的な方法は、次のような
ものである。 Ｉ１０デバイスレジスタのための物理アドレス空間の非
キュッシュ領域。そのキャッシュはディスエイプルされ
ている。 ［０００５］ 特別のキャッシュラインを無効にするようＩ１０ソフト
ウェアが要求を行うことが出来る、系統キャッシュマネ
ジメント。ライトバックが可能である。 ダイレクトマツプキャッシュで利用するインダイレクト
キャッシュマネジメントインストラクション。ソフトウ
ェアは物理アドレス空間の領域への参照を行う。この物
理アドレス空間は、「マネジ」されているキャッシュラ
インと衝突することが分かっており、このようにしてそ
のラインは無効にされる。この他の領域は、「保持」領
域と呼ばれるが、普通のメモリのために独立して使用さ
れることが出来る。 ［０００６］ プロセッサ設計における今日の動向は、いくつかのシス
テムパラメーターを変化させている。キャッシュライン
がますます大きくなっているのである。次世代システム
は、２５６バイトの第２レベルキヤツシユラインを有し
ているかもしれない。これはライトスルーキャッシュよ
りむしろライトバックを使用することを示している。メ
モリ待ち時間がインストラクションの割合に関連して大
きくなりつつある。次世代システムでのキャッシュリフ
ィール時間は、２００インストラクシヨンサイクルと同
じイ立かかるかもしれない。 ［０００７］ これらの変化は、メモリマツプＩ１０問題を処理する従
来手段での実行に影響を与える。キャッシュされていな
いアドレスを使用すれば簡単であるが、Ｉ１０インスト
ラクションの度にキャッシュミスが発生するので、プロ
グラムされたＴ／○データ転送のためのバンド幅カミメ
モリシステムバンド幅のほんの一部にまで減少してしま
う。この部分は標準のバンド幅の１／３２であるかもし
れない。 ［０００８］ 系統キャッシュマネジメントインストラクションは、キ
ャッシュラインの処理を正確に制御することが出来るカ
ミ中央処理装置（ＣＰＵ）及びキャッシュの遂行にいく
つかの付加的な複雑な問題を作り出してしまう。系統キ
ャッシュマネジメントは大きな待ち時間を被る。なぜな
ら一般に、Ｔ／○レジスタへの各参照のために、保持領
域への参照を必要とするからである。このように、系統
キャッシュマネジメントは、Ｉ１０参照ごとに２つのキ
ャッシュミスとりフィールを必要とする。キャッシュラ
インと同じ幅の、工／○デバイスのデータバッファレジ
スタを作ることにより、ＰＩ／○データ転送をよりよく
行うことが出来る。この時メモリシステムバンド幅のほ
ぼ半分カミデータ転送に利用可能となりζ残りの半分は
、保持領域からのりフィールのために使用される。この
記述から明らかなように、次世代コンピュータシステム
で使用するためには、メモリマツプ■／○を処理する従
来の手段が改善されることが必要である。 ［０００９］

【発明の概要】

大きなダイレクトマツプキャッシュを通じてＩ１０デバ
イスへアクセスする本発明によるシステムは、中央処理
装置、メインメモリ、少なくとも１つの入力／出力デバ
イス、中央処理装置とメインメモリ及び中央処理装置と
少なくとも１つの入力／出力デバイスの間に結合されて
いるダイレクトマツプキャッシュを有する。少なくとも
１つの入力／出力デバイスは、少なくとも１つのレジス
タを持っており、少なくとも１つのレジスタは、ダイレ
クトマツプキャッシュ内で衝突するよう選択されている
第１及び第２アドレスを用いてアドレス指定可能である
。 本明細書で使用する「衝突」という言葉は、２つのアド
レスが共にキャッシュ内の同一のワードにマツプされる
ことを意味している。このキャッシュは、両方のメモリ
記憶場所の内容を同一のワードに同時に含むことは出来
ない。ダイレクトマツプキャッシュ、メインメモリ、及
び少なくとも１つの入力／出力デバイスは共通の形態を
しているアドレスにより、アドレス指定が可能である。 中央処理装置は入力／出力プログラムの制御下で動作可
能である。この入力／出カブログラムは、少なくとも１
つの入力／出力デバイスを、ダイレクトマツプキャッシ
ュ内で衝突するよう選択された第１及び第２アドレスを
用いて、交替する様式で、アドレス指定するためのもの
である。これにより、各キャッシュミスは入力／出力デ
バイスのレジスタから満たされ、有用な情報を運搬する
ことが可能であり、一方、キャッシュ内に記憶された値
が「古い」ものでないことを保証している。 ［００１０］ 本発明による大きなダイレクトマツプキャッシュを通じ
てＩ１０デバイスへアクセスするための方法は、ダイレ
クトマツプキャッシュのアドレス指定、メインメモリ及
び、共通の形態を有するアドレスを持っているような、
少なくとも１つの入力／出力デバイスを含む。少なくと
も１つの入力／出力デバイスは、少なくも１つのレジス
タを有している。そのレジスタは、ダイレクトマツプキ
ャッシュ内で衝突するよう選択された第１及び第２アド
レス用いて、交替する様式でアドレス指定されるもので
ある。 ［００１１］

【実施例】

図、特に図１を参照すると、そこには本発明を使用する
システム１０が示されている。システム１０は、アドレ
スバス１６及びデータバス１８によりダイレクトマツプ
キャッシュ１４に結合されているＣＰＵ１２を含む。キ
ャッシュ１４は、アドレスバス２４及びデータバス２６
により第２レベルキヤツシユ２２に結合されている第２
レベルキヤツシユ２２を含む。キャッシュ１４は、第ル
ベルキャッシュ、あるいは２つ以上のキュッシュレベル
を用いてインプリメントされることが出来る。キャッシ
ュ１４の第２レベルキヤツシユ２２は、アドレスバス３
２及びデータバス３４によりアドレスバス２８及びデー
タバス３０に結合されている。アドレスバス２８及びデ
ータバス３０は、アドレスバス４０とデータバス４２、
アドレスバス４４とデータバス４６により、メモリ３６
、Ｉ１０デバイス４１に、それぞれ結合されている。シ
ステム１０において、ＣＰＵ１２とキャッシュ１４との
間のアクセスタイム遅延は、キャッシュ１４とメモリ３
６との間のアクセスタイム遅延よりもかなり小さいもの
である。例えば、第ルベルキャッシュ上での連続アクセ
スあるいは「ヒツト」には、１サイクルかかる。第ルベ
ルミス及び第２レベルヒツトには１０サイクルかかるで
あろう。メモリ３６へのアクセスを必要とする第２レベ
ルミスには、１００〜２００サイクルかがるであろう。 これらの比を、２ナノ秒のオーダーの１サイクルタイム
と仮定する。標準サイクルタイムが降下した場合、１　
：　１．０　：　１００の比は、例えば１　：　３０　
：　１０００に増加する。フロートポイント装置（ｆｌ
ｏａｔｉｎｇ　ｐｏｉｎｔ　ｕｎｉｔ）４８は、バス４
９によってＣＰＵ１２に結合されている。 ［００１２］ 実際にはシステム１０は「集積」プロセッサで、つまり
ＣＰＵ１２、フロートポイント装置４８及び第２レベル
キヤツシユ２２が単一の集積回路チップ２１上に共に与
えられているもので、インプリメントされる。エミッタ
結合論理回路（ＥＣＬ）あるいは、ガリウムアセニド（
ＧａＡＳ）セミコンダクタ集積回路といった、高速技術
でこれを行うと、これは非常に小さなサイクルタイムを
与える。つまり、とても早いコンピュータを提供する。 不幸にも、メインメモリへのアクセス待ち時間をこれと
比例して減少させることは困難である。それ故、無駄な
インストラクションサイクルの数に関連して、相対的な
キャッシュミスのコストカミ漸次悪くなっていくのであ
る。１９７０年代末期において、キャッシュミスはおよ
そ１インストラクション時間を無１駄にしていた。今日
の技術においてそれは、およそ１０インストラクション
時間を無１駄にしている。近い未来においてキャッシュ
ミスは、１００〜１０００インストラクシヨン時間を要
すると予想することが出来る。 ［００１３］ この損失をある程度隠してしまうため、システム１０は
ＣＰＵチップ１２とメインメモリ３６との間に、大きな
第２キヤツシユ２２を使用する。第２レベルキヤツシユ
２２ならば、高価な技術を作り出すよりも費用が充分に
少なくて済むので、ＣＰＵ１２からキャッシュ２２への
アクセスタイムは理に叶ったものとなる。第２レベルキ
ヤツシユライン５０　（図３）は充分大きなものとする
ことが出来、もし第２キヤツシユ２２もかなり高いヒツ
ト率を有するのに充分大きければ、メインメモリ３６か
らの実効的なバンド幅はＣＰＵ１２の要求を満足させる
のに十分である。 ［００１４］ キャッシュが大きくなるにつれて、それ程大きくない連
想キャッシュよりはむしろ大きなダイレクトマツプキャ
ッシュ２０及び２２を使用することによってコストパフ
ォーマンスがよくなる、ということが研究により明らか
になった。連想キャッシュからのヒツト率が増大するこ
とは重要でないカミキャッ・シュアクセスタイムにおけ
る増加は重要である。 ［００１５］ キャッシュ２０及び２２を早くするためには、余計な複
雑さを回避することが望まれる。複雑さの原因の１つは
、キャッシュの内容とデータのアクチュアル値との間の
一貫性の保持の必要性ということにある。マルチプロセ
ッサシステムにおいて、それに含まれる複数のキャッシ
ュはいくらかの一貫性が保たれなくてはならない。しか
しながら、ユニプロセッサを構成することを好むことに
は多くの理由がある。ユニプロセッサにおいては、幾つ
かのＣＰＵのキャッシュ間で一貫性が保持される必要は
ない。しかしながら、もしシステムカ飄メそりセルとし
て現れるＩ１０デバイス４１、つまり、キャッシュ１４
を通じてＣＰＵによって書き込まれることなくそれらの
値を変化させることが出来るようなメモリセル、を含む
場合には、キャッシュの一貫性が保たれることがまだ必
要である。もしハードウェアが余計な複雑さを持たなけ
れば、システム１０の価格及び／または性能は改善され
るであろう。 ［００１６］ システム１０において、■１０インターフェイス３８は
物理メモリアドレスをデコードし、そうして少なくとも
１つのレジスタ３９で使用している特定レンジ内のアド
レスに応答する。各Ｉ１０デバイスレジスタ３９は、デ
ータキャッシュ１４内で衝突するよう選択された２つの
別々の物理アドレスのうちの１つに応答する。■１０ソ
フトウェアは、デバイスレジスタアドレスと従来システ
ムのものと同一の保持・領域アドレスとの間で交替する
代わりに、レジスタ３９のための２つのアドレス間で交
替する。これは、全てのキャッシュ１４リフイールある
いはライトバック動作が、問題のデバイスレジスタ３９
を参照するという意味で「有用」である。このアプロー
チは、インストラクションアーキテクチャを変化するこ
となく機能するものであり、インプリメントしたりプロ
グラムを組むのが容易である。ポール（リード及びライ
ト）は、たった１つのキャッシュ・リフィール待ち時間
しか必要としない。ＰＩ１０リード転送は、完全なメモ
リシステムバンド幅で続行する［００１７］ この方法に対応するよう、Ｉ１０インターフェイス３８
を改造することは難しくない。なぜなら、ダイレクトマ
ップキュッシュ１４はサイズのベキ乗だからである。キ
ャッシュ１４サイズの２を基本とした対数より高い数字
の少なくとも１つのビットで異なるようないづれかのア
ドレスの組は衝突するであろう。Ｉ１０インターフェイ
ス３８はこの結果を作るため、そのようなアドレスビッ
ト、物理アドレス空間内のＩ１０領域のより高いオーダ
ービットのようなものを無視する。もし無視すべきピッ
Ｉ・が注意して選択された場合には、インターフェイス
ハードウェア３８あるいはＩ１０ソフトウェアはいづれ
もアクチュアルキャッシュ１４サイズを認識する必要は
ない。 ［００１８］ 図２は、この型のアドレス指定をインプリメンＩ・する
ための、ハードウェアの１つの形態を示している。アド
レス認識器４５は、バス４７により、アドレスバス２８
に接続される。アドレスバス２８上のアドレスは、コン
パレータ４９に与えられる。 それらのアドレスは、コンパレータ４９において、レジ
スタ３９のアドレスを表す一定値ｂｂｂＸｂｂｂｂｂと
比較される。ここで値ｒＸｌビットは、「ドントケア」
値を表しているもので、アドレス内のそれは無視される
。コンパレータ４９の出力は、コントロール入力として
、レジスタ３９をイネイブルするために接続される。こ
のことは、アドレスバス２８上の２つの異なるアドレス
がレジスタ３９を選択し、そうしてデージバス３０上の
データがレジスタ３９を経由して、■／○デバイス４１
に与えられるであろうということを意味する。単一のレ
ジスタ３９は本発明に適切なものである力板レジスタ３
９はまた、バッファメモリの形態をした多数のレジスタ
としてインプリメントされることも出来るので、単一の
Ｉ１０デバイス４１のために何回でも繰り返されること
が可能である。 ［００１９］ 図３は、システム１０で使用されているメモリアドレス
フォーマット５２、図４はキャッシュ１４のライン５０
がどのようにしてシステム１０内のメインメモリ内３６
内にマツプされるかということを示している。メモリア
ドレスフォーマット５２は、１２ビツトタグフイールド
５４．１２ビットライン番号フィールド５６、及び８ビ
ツトバイトオフセツトフイールド５８を有している。図
示したように、Ｏ〜４０９５の番号が付けられているキ
ャッシュライン５０は、Ｏ〜４０９５の番号が付けられ
たメインメモリラインにマツプされ、キャッシュライン
５０の４０９６〜８１９２はメインメモリ４０９６〜８
１９２にマツプされ、　　　・等、そのようにそれらの
タグ６２依存している。ライン５０及びライン６０は、
２５６バイトラインであり、８ビツトバイトオフセツト
フイールド５８を必要とする。４０９６・ラインキャッ
シュ１４は１２ビットライン番号フィールド５６を必要
とする。このメモリアドレスフォーマットは、本発明の
実施例を示しているが、他の様々な幅のメモリアドレス
フォーマットを使用することも出来る［００２０１ システム１０内におけるＩ１０１００４つの場合を考え
ることにより、本発明を更に深く理解することが出来る
。つまり、状態レジスタのリード、状態レジスタのライ
ト、データ入力ＰＩ／○転送の実行、及びデータ出力Ｐ
Ｉ１０転送の実行である。以下の説明においてそれらの
例は、Ｃプログラミング言語コードで与えられている。 本発明は、勿論、適当なプログラミング言語であればい
づれを用いても実行可能である。 ［００２１］ 図５及び図６は、ダイレクトマツプライトパックキャッ
シュの動作の背景を与えるものであり、ＰＩ１０動作が
どのようにキャッシュ動作に依存するかということを理
解するのに有用である。図５はライトバックを使用する
ダイレクトマツプキャッシュ１４からのリード動作の段
階を示すフローチャートである。ＣＰＵ１２によって与
えられたアドレス５２からのライン番号５６及びタグ５
４は、キャッシュ１４から適切なライン５０を選択する
ために段階７０で使用される。リードされるべきアドレ
スのタグはキャッシュ１４内で見つけられたタグ６２と
段階７２において比較される。もし段階７４においてそ
れらが一致していれば、キャッシュ１４の特定ライン５
０からのバイトを７８において選択するため、キャッシ
ュ１４からのライン番号５６は段階７６においてバイト
オフセット５８とともに使用される。もしそれらのタグ
が７４において一致していなければ、８０において「ダ
ーティ−」ライン５０かどうかがテス１−　ｇれる。ダ
ーティ−ラインはキャッシュ１４内のラインであり、そ
のラインの値はＣＰＵ１２からのライン動作により変調
されており、その新しい値はまだメインメモリ３６内で
更新されていないものである。ライン５０がダーティ−
である場合には、そのラインは８２においてメモリ３６
に書き込まれる。ライン５０がダーティ−ではない場合
あるいはそのラインがメモリに書かれた後に、ライン６
０を８４においてメモリ３６から手に入れる。ライン６
０及びタグ６２は、８６においてキャッシュ１４に記憶
される。キャッシュ１４からのライン番号５６及びバイ
トオフセット５８はその後、ライン５０からのバイトを
選択するために７８において前と同様に使用される。そ
の選択されたバイトはその後、８８において、プロセッ
サ１２に復帰される。 ［００２２］ 単一の工／○インターフェイス３８がレジスタ３９をリ
ードしている時、Ｉ１０ソフトウェアは以下ことを実行
している。 Ｉｎｔ　　ｒｅｇａｄｄｒ； ｉｎｔ　ｖａｌｕｅ； ｖａｌｕｅ　＝　ｒｅｇａｄｄｒ　Ｏ；ｒｅｇａｄｄｒ
　＝　ＸＯＲ（ｒｅｇａｄｄｒ、　ＣＯＬＬＩＤＥＭＡ
ＳＫ）　；［００２３］ ここでＣ０ＬＬ王ＤＥＭＡＳＫとは１−ビットを有する
ビットマスクであり、■／○インターフェイス３８は、
物理アドレスビット、及びほかの場所の０ビツトを無視
する。■１０ソフトウェアはこのように、インターフェ
イス３８の２つのビュー間で交替し、他の幾つかの動作
がキャッシュライン５０を要求するまで、余計なキャッ
シュリフィールを決して要求しない。 ［００２４］ 単一の動作で安全に読まれるような幾つかのレジスタを
読んでいる時、Ｉ１０ソフトウェアは以下の動作を実行
する。 ｖａｌｕｅＯ＝　ｒｅｇａｄｄｒ　Ｏ；ｖａｌｕｅｌ　
＝　ｒｅｇａｄｄｒ　１　；ｖａｌｕｅ２　＝　ｒｅｇ
ａｄｄｒ　２　；ｒｅｇａｄｄｒ　＝　ＸＯＲ（ｒｅｇ
ａｄｄｒ、　ＣＯＬＬＩＩＤＥＭＡＳＫ）　；［００２
５］ これは３つのリードのために、たった１つのキャッシュ
リフィールしか必要としない。ここでキャッシュされて
いない機構を使用すると、３つのりフィールが必要とな
る。 ［００２６］ 図６に示すようにライトバックを使用するダイレクトマ
ツプキャッシュ１４上のライト動作は同様のものである
。ライン番号５６帯びタグ５４は段階９０において、キ
ャッシュ１４からの適当なライン５０を選択するために
使用される。書き込まれるべきアドレスのタグは、キャ
ッシュ１４で見つけられたタグ６２と９２において比較
される。もしそれらのタグが９４において一致した場合
、バイトオフセット５８とともに、９５で書かれるべき
データのために、９８においてライン５０へ新しいバイ
トを挿入するため、ライン５０が９６において選択され
る。もしタグが９４において一致しなかった場合、ダー
ティ−ライン５０か１００でテストされる。もしライン
５０がダーティ−である場合には、そのラインは１０２
においてメモリ３６に書き込まれる。ライン５０がダー
ティ−ではない場合あるいはそのラインがメモリに書き
込まれた後に、ライン６０を１０４においてメモリ３６
から手に入れる。キャッシュ６０及びタグ６２は１０６
においてキャッシュ１４内に記憶される。キャッシュ１
４からのライン番号５６及びバイトオフセット値はその
後、９８においてライン５０上のデータをライトし、前
と同様にライン６０及びタグ６２をキャッシュ１４内に
記憶するために使用される。 ［００２７］ Ｉ１０ソフトウェアがシステム１０内の工１０デバイス
レジスタ３９に書き込んでいる時は、以下を実行する。 ｒｅｇａｄｄｒ　Ｏ＝　ｖａｌｕｅ； ｒｅｇａｄｄｒ　＝　ＸＯＲ（ｒｅｇａｄｄｒ、　ＣＯ
ＬＬＩＤＥＭＡＳＫ）　；ｖａｌｕｅ　＝　ｒｅｇａｄ
ｄｒ　Ｏ；［００２８］ キャッシュ１４はライトスルーではないので、ラインが
キャッシュ１４の外に書き出されるためには第２の参照
が必要である。普通のキャッシュ機構を使用しておす、
キャッシュラインがレジスタ３９より幅広いので、キャ
ッシュシステムはそれを書き込む前に各キャッシュライ
ン５０を読むことを強要するであろう、ということがそ
の理由である。この結果、系統キャッシュマネジメント
を用いて必要となるであろう待ち時間の２倍となってし
まう。しかしながら、このレジスタ３９への次のライト
アクセスはおそらく、付加的なりフィールを必要とせず
に進むであろうことに注意してもらいたい。なぜなら第
２の参照はキャッシュ１４内で有効な対応アドレスに帰
着するだろうからである。もしこの■１０インターフェ
イス３８への次のアクセスがリード参照で、デバイスレ
ジスタ３９の内容がその間に変わった場合には、アドレ
スをもう一度交替することが必要である。リードケース
である時、もし同一のキャッシュライン５０を共有する
幾つかのレジスタを、安全に一度に書くことが可能であ
る場合には、アドレス交替は延長され、こうしてそのオ
ーバーヘッドを償却するであろう。 ［００２９］ ＰＩ／○リードデータ転送の例は、ディスクコントロー
ラからバッファを読むというものである。従来のＰＩ／
○設計においては、デバイスのデータバッファレジスタ
は、■ワード幅である。性能を最も高くするため、本発
明ではキャッシュライン５０と同じ幅であるものを使用
する代わりにバッファレジスタを使用する。このバッフ
ァレジスタはＮ隣接レジスタとして取り扱われることが
可能である。ここでＮ＝ニラインサイズ／ワードサイズ
ことである。ディスクバッファを転送するため、以下の
ものを書いた。 ［００３０］ ｉｎｔ　ｂｕｆｆｅｒ　ＢＵＦＦＲ３ＩＺＥ　；１ｉｎ
ｅｗａｒｄｓ　＝　ＬＩＮＥＳＩＺＥ／ＷＯＲＤＳＩＺ
Ｅ；ｆｏｒ　　（ｉ　　＝　　０；　　ｊ　　＜　　ｌ
ｉｎｅｅｗａｒｄｓ；　　ｊ十十）ｆｏｒ　　（ｊ　　
＝　　０．　　ｊ　　＜　　ｌｉｎｅｗｏｒｄｓ；　　
ｊ十十）ｂｕｆｆｅｒ　　ｉ十ｊ　　　＝　　ｒｅｇａ
ｄｄｒ　　ｊ　　；ｒｅｇａｄｄｒ　＝　ＸＯＲ（ｒｅ
ｇａｄｄｅ、　ＣＬＬＩＤＥＭＡＳＫ）　；【００３月 全ての内部ループ（個々の繰り返しではない）の各事例
ごとに、内部ループは１つのキャッシュリフィールを必
要とし、そうしてデバイスからメモリバッファへデータ
の１つのラインを転送する。少なくとも第２レベルキヤ
ツシユ２２において、バッファがデバイスレジスタと衝
突しないことを確実にするよう努めるべきである。全て
のキャッシュリフィールは有用なデータに対するものな
ので、転送は多かれ少なかれ利用可能な全バンド幅で続
行する。 ［００３２］ ディスクバッファに書くような、ＰＩ１０ライトデータ
転送は以下のことを実行する。 ｉｎｔ　　ｂｕｆｆｅｒ　　ＢＵＦＥＲ３ＩＺＥ　　；
１ｉｎｅｗｏｒｄｓ　＝　ＬＩＮＥＳＩＺＥ／ＷＯＲＤ
ＳＩＺＥ；ｆｏｒ　　（ｉ　　＝　　Ｏ；　　ｉ　　＜
　　ＢＵＦＦＲ３ＩＺＥ；　　ｉ　　＋＝　　ｌｉｎｅ
ｗｏｒｄｓ）ｆｏｒ　（ｊ　＝　０；　ｊ　＜　ｌｉｎ
ｅｗｏｒｄｓ；針子）ｒｅｇａｄｄｒ　　Ｊ　　　＝　
　ｂｕｆｆｅｒ　　ｉ＋ｊ　　；ｒｅｇａｄｄｒ　＝　
ＸＯＲ（ｒｅｇａｄｄｒ、　ＣＯＬＬＩＤＥＭＡＳＫ）
　；ｄｕｍｍｙ　＝　ｒｅｇｇｄｒ　Ｏ； ／＊　ｃａｕｓｅ　”ｄｉｒｔｙ　ｍ１ｓｓ”　ｏｎ　
１ａｓｔ　１ｉｎｅ　＊／［００３３］ ダーティ−ミスは、キャッシュの現在の内容によっては
満たされることが出来ないようなキャッシュ１４への参
照のことであり、メンメモリからかってフツチされた参
照ワードを保持するために使用されるであろうラインが
、現在ダーティ−となっている。即ちそのラインは、現
在の参照に必要な値を保持するためにそのラインを使用
することが可能となる前に、メインメモリ３６へライト
バックされなくてはならない値を含むのである。キャッ
シュシステムは、新しいキャッシュライン５０それぞれ
への最初のライトでリフィールを行うであろうから、こ
の方法で行われたライト転送はデバイス４１からレジス
タ３９への無用なリードを行うことにより、メモリ幅の
およそ半分は「無駄」になっている。これは、無駄なリ
ードを有していない系統キャッシュマネジメンＩ・命令
で得られる性能よりも悪い力板ライトすれたラインごと
に２つの無駄なリードを有している保持領域方法で得ら
れたものよりは良い。また、これらのキャッシュリフィ
ールリードが問題を起こさないようにデバイスのデータ
バッファレジスタを設計しなくてはならないことにも注
意すべきである。このような問題は、いくつかの設計デ
バイスレジスタにおける実行から発生するものであり、
リード参照はサイド・効果、つまりレジスタの読み出し
により単なる値の復帰以外にいくつかのアクションを引
き起こすことを有する。ある場合、サイド・効果は設計
が貧弱なことに起因しており、それは例えば、レジスタ
からリードした時にそれによってデバイスが物理動作を
開始してしまうといったものである。しかしながら、全
バッファ上の「ウィンドウ」として１つのデータのレジ
スタを使用するというアプローチが度々使用される。 レジスタがリードする度に、それは自動的にバッファへ
ステップごとに進む。リード転送の場合は、レジスタか
らのリードの正確な数を、正確な順番で正確にアレンジ
するので問題はない。ライト転送の場合、我々はライト
の正確な数を正確に行っている力板キャッシュもまた各
々のダーティ−ミスでリフィールリードを実行している
であろう。それゆえライト参照とは異なり、リード参照
が存在するバッファメモリにそれを「ステップごとに進
め」ないよう、ライトバッファレジスタを設計しなくて
はならないのである。

【図面の簡単な説明】

【図１】 本発明によるシステムのブロック図。

【図２】 図１のシステムの部分の、より詳細なブロック図。

【図３】 図１及び図２のシステムのためのメモリアドレスフォー
マット図。

【図４】 図１及び図２に示したシステムを使用している本発明に
よる方法の部分の実行を示す流れ図。

【図５】 図１及び図２のシステムを用いた、本発明の方法の実施
例の実行を示す流れ図

【図６】 図１及び図２のシステムを用いた、本発明の方法の代替
例の実行を示す流れ図システム アドレスバス データパス ダイレクトマツプキャッシュ 第２レベルキヤツシユ 第２レベルキヤツシユ アドレスノくス データパス アドレスバス データパス アドレスバス データパス アドレスバス データパス アドレスバス データパス ノくス Ｉ１０インタフェース アドレス

【書類名】

【図１】 図面

【図３】

Claims (2)

【特許請求の範囲】
1. 【請求項１】データ処理システムにおいて、該データ処
   理システムは、中央処理装置、メインメモリ、少なくと
   も１つの入力／出力デバイス、前記中央処理装置と前記
   メインメモリの間及び前記中央処理装置と前記少なくと
   も１つの入力／出力デバイスの間に結合されたダイレク
   トマップキャッシュを備え、前記少なくとも１つの入力
   ／出力デバイスは、第１アドレス及び第２アドレスによ
   ってアドレス指定可能であるような少なくとも１つのレ
   ジスタを有しており、前記第１アドレス及び第２アドレ
   スは、前記ダイレクトマップキャッシュ内で衝突するよ
   う選択されており、前記メインメモリ及び前記少なくと
   も１つの入力／出力デバイスは、共通の形態を有するア
   ドレスによってアドレス指定可能であり、前記中央処理
   装置は、入力／出力プログラムの制御下で動作可能であ
   って、その入力／出力プログラムは、前記少なくとも１
   つの入力／出力デバイスを、交替する様式で、前記ダイ
   レクトマップキャッシュ内で衝突するよう選択された第
   １及び第２アドレスを用いて、アドレス指定するもので
   あることを特徴とするデータ処理システム。
2. 【請求項２】データ処理方法において、該データ処理方
   法は、中央処理装置を含むデータ処理システム、メイン
   メモリ、少なくとも１つの入力／出力デバイス、前記中
   央処理装置と前記メインメモリの間及び前記中央処理装
   置と前記少なくとも１つの入力／出力デバイスの間に結
   合されたダイレクトマップキャッシュを与えることを備
   え、その際、前記少なくとも１つの入力／出力デバイス
   は、ダイレクトマップキャッシュ内で衝突するよう選択
   された第１及び第２アドレスによってアドレス指定可能
   であるような、少なくとも１つのレジスタを有しており
   、 前記ダイレクトマップキャッシュ、前記メインメモリ、
   及び共通の形態を持つアドレスを有しているような前記
   少なくとも１つの入力／出力デバイスをアドレス指定し
   、 少なくとも１つの入力／出力デバイスの少なくとも１つ
   のレジスタを、交替する様式で、ダイレクトマップキャ
   ッシュで衝突するよう選択された第１及び第２アドレス
   を用いて、アドレス指定することを特徴とするデータ処
   理方法。