JPH04103034U - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【構成】基準クロック信号の入力の有無を判定する第１
の検出回路１２と、基準クロック信号および分周信号の
位相差を検出する第２の位相比較器１４と、この第２の
位相比較器１４が検出した位相差が予め設定したしきい
値を超えたか否かを判定する第２の検出回路１５とを備
え、第１および第２の検出回路１２，１５の判定結果が
それぞれ基準クロック信号の入力有りでかつしきい値を
超えた位相差であるとき基準クロック信号を第１の位相
比較器３へ導き、予め設定した固定電圧１１を電圧信号
に加算して電圧制御発振器７に入力させる。 【効果】同期状態から位相差が急変した場合でも、ＰＬ
Ｌ回路が基準クロック信号の位相へ再同期していく過程
において充分滑らかにかつ速やかに追従させることがで
きる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はＰＬＬ回路に関し、特に入力される基準クロック信号に位相同期し周 波数が基準クロック信号のＮ倍（Ｎは整数）の周波数である出力信号を得るため のＰＬＬ回路に関する。

【０００２】

【従来の技術】

従来のこの種のＰＬＬ回路は、図２の如く、入力された基準クロック信号と電 圧制御発振器（ＶＣＯ）７の出力信号をＮ分周器９でＮ分周した信号との位相差 に比例した電圧を発生する位相比較器（ＰＣ）３の出力信号を、低減通過ろ波器 （ＬＰＦ）４に通して高周波成分をとり除いて平滑化し、増幅器５にて増幅した 制御用の電圧信号により、ＶＣＯ７の出力周波数を制御するループ構成をもつ。 このループでの負帰還動作により、基準クロック信号のＮ倍の周波数を有し、か つ基準クロック信号に位相同期した出力信号を得ることができる。

【０００３】

【考案が解決しようとする課題】

上述した従来のＰＬＬ回路においては、基準クロック信号のジッタの抑圧や、 ＰＬＬ回路自身の内部での雑音等に対する安定度を向上するため、ＬＰＦ４のカ ットオフ周波数を充分低い値に設定してある。基準クロック信号の位相が何らか の原因で大きく急変した時、又はＰＬＬ回路が自走している状態の途中で自走状 態での分周信号の位相と大きく違う位相の基準クロック信号が入力された時、位 相比較器３の誤差出力が急増して、増幅器５の出力電圧が印加された電源電圧近 辺まで上昇あるいは下降すると、ＰＬＬ回路はそのダイナミックレンジを超え負 帰還作用が行なわれなくなる。この状態になると、ＬＰＦ４のカットオフ周波数 が低く、従って大きいので、位相同期状態になるまで著しく長時間を要するとい う欠点をもつ。

【０００４】 更に、ＰＬＬ回路が位相同期するまでの長時間の間、ＶＣＯ７は電源電圧近辺 まで上昇又は下降した増幅器５の出力電圧によって制御されるので、ＶＣＯ７が 中心周波数と大きく違った周波数で発振している状態になり、自走周波数の安定 度も要求されるような用途に使用できないという欠点もある。

【０００５】

【課題を解決するための手段】

本考案の回路は、入力される基準クロック信号および出力信号の分周信号の位 相差に応じた電圧信号を発生する第１の位相比較器と、前記電圧信号の波形を平 滑化するフィルタと、平滑化された前記電圧信号に応答して発振周波数を可変制 御する電圧制御発振器と、前記電圧制御発振器の出力信号を分周して前記分周信 号を発生する分周器とを有するＰＬＬ回路において、 前記基準クロック信号の入力の有無を判定する第１の検出回路と、前記基準ク ロック信号および前記分周信号の位相差を検出する第２の位相比較器と、この第 ２の位相比較器が検出した位相差が予め設定したしきい値を超えたか否かを判定 する第２の検出回路と、前記第１および第２の検出回路の判定効果がそれぞれ前 記基準クロック信号の入力有りでかつ前記しきい値を超えた位相差であることを 示す第１の状態であるかこれ以外の第２の状態であるかを示す制御用信号を発す る組合せ論理回路と、前記制御用信号に応答して前記第１の状態のとき前記基準 クロック信号を前記第１の位相比較器へ導きまた前記第２の状態のとき前記基準 クロック信号を前記第１の位相比較器から遮断する第１の開閉器と、前記制御用 信号に応答して前記第１の状態のとき予め設定した固定電圧を接続送出しまた前 記第２の状態のとき前記固定電圧の接続送出を遮断する第２の開閉器と、前記電 圧制御発振器の前記電圧信号の入力経路に介設してあり前記電圧信号と前記第２ の開閉器の接続送出信号とを加算して前記電圧制御発振器に入力させる加算器と を備えている。

【０００６】

【実施例】

次に、本考案について図面を参照して説明する。

【０００７】 図１は、本考案の一実施例を示すブロック図である。同図において、参照符号 １２は入力される基準クロック信号の有無を判定する検出器（ＤＥＴ）、１４は 基準クロック信号とＶＣＯ７の出力信号を分周器９でＮ分周した信号との位相差 を検出する位相比較器（ＰＣ）、１５は位相比較器１４の出力がある一定値を超 えたか否かを判定する検出器（ＤＥＴ），１３は検出器１２および１５の両出力 信号を入力される組合せ論理回路，１１は固定電圧発生器，２および１０は開閉 器（ＳＷ），６は加算器を示す。組合せ論理回路１３は、検出器１２および１５ の判定が、基準クロック信号が入力されており、かつ基準クロック信号と分周器 ９の分周出力信号との位相差がある一定値を超えていることを示している場合に 、開閉器２および１０に開閉制御用の信号を送出する。この制御信号を与えられ ると、開閉器２はその入出力間を遮断し、また開閉器１０はその入出力間を導通 させて、固定電圧発生器１１の出力電圧を加算器６に送出する。

【０００８】 動作時には、先ず、基準クロック信号が無い場合、または、基準クロック信号 があっても基準クロック信号と分周器９の分周出力信号との位相差がある一定値 以下の場合には、開閉器２は導通し、開閉器１０は遮断しており、図２と同じ動 作をする。

【０００９】 次に、例えば基準クロック信号を位相が大きく急変した場合、基準クロック信 号が入力されており、かつ基準クロック信号と分周器９の分周出力信号との位相 差がある一定値を超えていると、開閉器２が遮断し、また開閉器１０が閉じて固 定電圧発生器１１の出力電圧が加算器６に送出される。従って、位相比較器３へ 基準クロック信号が入力されなくなり、ＶＣＯ７は、自走状態になり、かつ固定 電圧発生器１１の出力電圧の分だけその中心周波数（基準クロック信号の周波数 のＮ倍）からずれた周波数で発振することになる。中心周波数からずれたＶＣＯ ７の出力信号をＮ分周した信号の位相は、自走中に基準クロック信号の位相に近 づき、これに応じて位相比較器１４および検出器１５で基準クロック信号と分周 器９の分周出力信号との位相差がある一定値以下になったと判定されると、組み 合わせ論理回路１３の出力信号が変り、開閉器２を導通させると共に開閉器１０ を遮断させて、通常の基準クロック信号位相に同期する過程に移行する。

【００１０】 なお、固定電圧発生器からの出力電圧は、この電圧加算によるＶＣＯ７の出力 周波数の中心周波数からの偏差が、ＰＬＬ回路の出力信号を使用する後続の回路 に許容される範囲内になるよう設定しておく。また、検出器１５のしきい値は、 そのしきい値以下の位相差であれば、ＰＬＬ回路がそのダイナミックレンジ内で かつＶＣＯ７の出力周波数の変化が許容される範囲内で追従出来るような位相差 に設定しておく。この場合、前述のごとく開閉器２が導通して位相比較器３へ基 準クロック信号が入力されかつ開閉器１０が遮断されて固定電圧発生器１１の出 力電圧の加算が停止してる間，ＰＬＬ回路が基準クロック信号の位相に同期して 基準クロック信号の周波数のＮ倍の周波数の出力信号が得られるまでに、そのダ イナミックレンジを越えて負帰還ループが遮断され著しく長時間がかかるとか、 あるいは許容周波数を越えた周波数で発振するということがなく、充分滑らかに 動作することができる。

【００１１】 更に、基準クロック信号が入力されておらず、ＶＣＯ７が自走している状態の 途中で、自走している状態の位相と大きく異なった位相を有する基準クロック信 号が入力された場合にも、全く同様に充分滑らかに基準クロック信号に追従出来 ることは明らかである。

【００１２】

【考案の効果】

以上説明した様に本考案によれば、入力信号と出力分周信号との位相差がある 一定値を越えた場合に、ＶＣＯの発振周波数を許容範囲内で中心周波数からずら すことにより、同期状態から位相差が急変した場合でも、ＰＬＬ回路が基準クロ ック信号の位相へ再同期していく過程において充分滑らかにかつ速やかに追従さ せることができるという効果が得られる。

【図面の簡単な説明】

【図１】本考案の一実施例のブロック図。

【図２】従来のＰＬＬ回路のブロック図。

【符号の説明】

２，１０ 開閉器 ３，１４ 位相比較器（ＰＣ） ４ 低域通過ろ波器（ＬＰＦ） ５ 増幅器 ６ 加算器 ７ 電圧制御発振器（ＶＣＯ） ９ 分周器 １１ 固定電圧発生器 １２，１５ 検出器（ＤＥＴ） １３ 組み合わせ論理回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 入力れる基準クロック信号および出力信
   号の分周信号の位相差に応じた電圧信号を発生する第１
   の位相比較器と、前記電圧信号の波形を平滑化するフィ
   ルタと、平滑化された前記電圧信号に応答して発振周波
   数を可変制御する電圧制御発振器と、前記電圧制御発振
   器の出力信号を分周して前記分周信号を発生する分周器
   とを有するＰＬＬ回路において、前記基準クロック信号
   の入力の有無を判定する第１の検出回路と、前記基準ク
   ロック信号および前記分周信号の位相差を検出する第２
   の位相比較器と、この第２の位相比較器が検出した位相
   差が予め設定したしきい値を超えたか否かを判定する第
   ２の検出回路と、前記第１および第２の検出回路の判定
   効果がそれぞれ前記基準クロック信号の入力有りでかつ
   前記しきい値を超えた位相差であることを示す第１の状
   態であるかこれ以外の第２の状態であるかを示す制御用
   信号を発する組合せ論理回路と、前記制御用信号に応答
   して前記第１の状態のとき前記基準クロック信号を前記
   第１の位相比較器へ導きまた前記第２の状態のとき前記
   基準クロック信号を前記第１の位相比較器から遮断する
   第１の開閉器と、前記制御用信号に応答して前記第１の
   状態のとき予め設定した固定電圧を接続送出しまた前記
   第２の状態のとき前記固定電圧の接続送出を遮断する第
   ２の開閉器と、前記電圧制御発振器の前記電圧信号の入
   力経路に介設してあり前記電圧信号と前記第２の開閉器
   の接続送出信号とを加算して前記電圧制御発振器に入力
   させる加算器とを備えていることを特徴とするＰＬＬ回
   路。