JPH04111532A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH04111532A JPH04111532A JP2229762A JP22976290A JPH04111532A JP H04111532 A JPH04111532 A JP H04111532A JP 2229762 A JP2229762 A JP 2229762A JP 22976290 A JP22976290 A JP 22976290A JP H04111532 A JPH04111532 A JP H04111532A
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- 230000010355 oscillation Effects 0.000 claims abstract description 21
- 230000003111 delayed effect Effects 0.000 claims abstract description 3
- 238000001514 detection method Methods 0.000 claims description 17
- 230000003247 decreasing effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信機器に使用され、与えられた基準クロック
信号に位相同期し、基準クロック信号の整数倍の周波数
を持つ信号を発生するＰＬＬ回路に関するものである。
信号に位相同期し、基準クロック信号の整数倍の周波数
を持つ信号を発生するＰＬＬ回路に関するものである。
従来のこの種のＰＬＬ回路の一例を第２回に示す。３は
位相比較器（ｐｃ）で、基準クロック入力端子１に入力
された基準クロック信号と電圧制御発振器（ＶＣＯ）７
の出力信号を分周器９で１／Ｎ （Ｎは整数）に分周し
た信号との位相差に比例した電圧を出力する。位相比較
器３の出力信号は低域通過型ろ波器４により高周波成分
が取り除かれ十分に平滑化された後、増幅器５により増
幅され、周波数の制御電圧としてＶＣＯ７に与えられる
。位相比較器３、低域通過型ろ波器４、増幅器５、ＶＣ
Ｏ７および分周器９により構成されるループは負帰還を
成すように構成されており、出力端子８からは、入力端
子１に入力される基準クロック信号のＮ倍の周波数を有
し、基準クロック信号に位相同期した信号が出力される
。
位相比較器（ｐｃ）で、基準クロック入力端子１に入力
された基準クロック信号と電圧制御発振器（ＶＣＯ）７
の出力信号を分周器９で１／Ｎ （Ｎは整数）に分周し
た信号との位相差に比例した電圧を出力する。位相比較
器３の出力信号は低域通過型ろ波器４により高周波成分
が取り除かれ十分に平滑化された後、増幅器５により増
幅され、周波数の制御電圧としてＶＣＯ７に与えられる
。位相比較器３、低域通過型ろ波器４、増幅器５、ＶＣ
Ｏ７および分周器９により構成されるループは負帰還を
成すように構成されており、出力端子８からは、入力端
子１に入力される基準クロック信号のＮ倍の周波数を有
し、基準クロック信号に位相同期した信号が出力される
。
このようなＰＬＬ回路では、基準クロック信号のジッタ
の抑圧やＰＬＬ回路の内部で発生する雑音などに対する
安定度を向上させるため、低域通過型ろ波器４のカット
オフ周波数は通常、低い値に設定される（したがって時
定数は大きい値に設定される）。
の抑圧やＰＬＬ回路の内部で発生する雑音などに対する
安定度を向上させるため、低域通過型ろ波器４のカット
オフ周波数は通常、低い値に設定される（したがって時
定数は大きい値に設定される）。
そして基準クロック信号の位相が何かの原因で大きくし
かも急激に変化した場合、あるいはＰＬＬ回路が自走し
ている状態でその位相と大きく異なった位相の基準クロ
ック信号が入力された場合には、位相比較器３の誤差出
力は大きくなり、その結果、増幅器５の出力はその電源
電圧近辺まで上昇あるいは下降し、ＰＬＬ回路はそのダ
イナミックレンジを越えて動作するので負帰還作用が働
かなくなる。負帰還作用がなくなると、低域通過型ろ波
器４の出力の入力に対する追従性は、ろ波器４の時定数
で決まってしまい、その値は上述のようにネきい値に設
定されているので、最終的にＰＬＬ回路がダイナミック
レンジ内で動作して位相同期状態に至るまでに著しく長
い時間がかかる。
かも急激に変化した場合、あるいはＰＬＬ回路が自走し
ている状態でその位相と大きく異なった位相の基準クロ
ック信号が入力された場合には、位相比較器３の誤差出
力は大きくなり、その結果、増幅器５の出力はその電源
電圧近辺まで上昇あるいは下降し、ＰＬＬ回路はそのダ
イナミックレンジを越えて動作するので負帰還作用が働
かなくなる。負帰還作用がなくなると、低域通過型ろ波
器４の出力の入力に対する追従性は、ろ波器４の時定数
で決まってしまい、その値は上述のようにネきい値に設
定されているので、最終的にＰＬＬ回路がダイナミック
レンジ内で動作して位相同期状態に至るまでに著しく長
い時間がかかる。
また、ＰＬＬ回路が位相同期状態になるまで、ＶＣＯ７
は、出力電圧が電源電圧近辺まで上昇または下降した増
幅器５によって制御されるので、ＶＣＯ７は長時間にわ
たって期待される中心周波数とは大きく異なった周波数
で発振することになり、自走周波数の安定度も要求され
るような用途ではこのことも大きな問題となる。
は、出力電圧が電源電圧近辺まで上昇または下降した増
幅器５によって制御されるので、ＶＣＯ７は長時間にわ
たって期待される中心周波数とは大きく異なった周波数
で発振することになり、自走周波数の安定度も要求され
るような用途ではこのことも大きな問題となる。
本発明の目的は、このような問題を解決し、基準クロッ
ク信号の位相が何かの原因で大きくしかも急激に変化し
た場合、あるいはＰＬＬ回路が自走している状態でその
位相と大きく異なった位相の基準クロック信号が入力さ
れた場合にも、十分滑らかに、かつ速やかに出力信号の
周波数と位相を基準クロック信号の周波数と位相に追従
させることができるＰＬＬ回路を提供するこトニアル。
ク信号の位相が何かの原因で大きくしかも急激に変化し
た場合、あるいはＰＬＬ回路が自走している状態でその
位相と大きく異なった位相の基準クロック信号が入力さ
れた場合にも、十分滑らかに、かつ速やかに出力信号の
周波数と位相を基準クロック信号の周波数と位相に追従
させることができるＰＬＬ回路を提供するこトニアル。
本発明は、基準クロック信号を入力するための基準クロ
ック入力端子と、２つの入力端子に加えられる２つの信
号の位相差に比例した電圧の信号を出力する第１の位相
比較器と、この位相比較器の出力信号から高周波成分を
除去して出力する低域通過型ろ波器と、この低域通過型
ろ波器の出力信号を増幅して出力する増幅器と、電圧制
御発振器と、この発振器の出力信号を分周して前記位相
比較器の一方の前記入力端子に出力する分周器とを備え
たＰＬＬ回路において、 前記基準クロック入力端子と前記位相比較器のもう一方
の前記入力端子とを所定の制御信号にもとづいて接続あ
るいは遮断する第１の開閉器と、前記増幅器の出力信号
と所定の制御電圧とを加算して前記電圧制御発振器に出
力する加算器と、前記基準クロック入力端子に前記基準
クロック信号が入力され、その基準クロック信号の位相
が前記分周器の出力信号の位相より所定の値以上ずれて
いるとき、前記所定の制御信号を出力して前記開閉器を
遮断状態とし、前記基準クロ・ンク信号の位相が前記分
周器の出力信号の位相より所定の値以上進んでいるとき
は前記電圧制御発振器の発振周波数を高くするための電
圧を、逆に、遅れているときは発振周波数を低くするた
めの電圧を前記所定の制御電圧として前記加算器に出力
する制御手段とを備えたことを特徴としている。
ック入力端子と、２つの入力端子に加えられる２つの信
号の位相差に比例した電圧の信号を出力する第１の位相
比較器と、この位相比較器の出力信号から高周波成分を
除去して出力する低域通過型ろ波器と、この低域通過型
ろ波器の出力信号を増幅して出力する増幅器と、電圧制
御発振器と、この発振器の出力信号を分周して前記位相
比較器の一方の前記入力端子に出力する分周器とを備え
たＰＬＬ回路において、 前記基準クロック入力端子と前記位相比較器のもう一方
の前記入力端子とを所定の制御信号にもとづいて接続あ
るいは遮断する第１の開閉器と、前記増幅器の出力信号
と所定の制御電圧とを加算して前記電圧制御発振器に出
力する加算器と、前記基準クロック入力端子に前記基準
クロック信号が入力され、その基準クロック信号の位相
が前記分周器の出力信号の位相より所定の値以上ずれて
いるとき、前記所定の制御信号を出力して前記開閉器を
遮断状態とし、前記基準クロ・ンク信号の位相が前記分
周器の出力信号の位相より所定の値以上進んでいるとき
は前記電圧制御発振器の発振周波数を高くするための電
圧を、逆に、遅れているときは発振周波数を低くするた
めの電圧を前記所定の制御電圧として前記加算器に出力
する制御手段とを備えたことを特徴としている。
また本発明のＰＬＬ回路によれば、
前記制御手段は、
前記電圧制御発振器の発振周波数を高くするための電圧
を発生する第１の固定電圧発生器と、前記電圧制御発振
器の発振周波数を低くするための電圧を発生する第２の
固定電圧発生器と、位相進み検出信号が入力されたとき
前記第１の固定電圧発生器が発生する電圧を選択して出
力し、位相遅れ検出信号が入力されたとき前記第２の固
定電圧発生器が発生する電圧を選択して出力する選択回
路と、 前記所定の制御信号により、前記選択回路の出力と前記
加算器の入力とを接続あるいは遮断する第２の開閉器と
、 前記基準クロック入力端子に前記基準クロック信号が入
力されているか否かを検出する信号検出器と、 前記基準クロンク信号と前記分周器が出力する信号との
位相差に比例した電圧を出力する第２の位相比較器と、 この位相比較器の出力電圧にもとづき、前記基準クロッ
ク信号の位相が前記分周器の出力信号の位相より所定の
値以上進んでいるとき前記位相進み検出信号を出力する
第１の位相検出器と、前記第２の位相比較器の出力電圧
にもとづき、前記基準クロック信号の位相が前記分周器
の出力信号の位相より所定の値以上遅れているとき前記
位相遅れ検出信号を出力する第２の位相検出器と、前記
信号検出器が前記基準クロック信号が入力されているこ
とを検出し、前記第１あるいは第２の位相検出器が前記
検出信号を出力したとき、前記所定の制御信号を出力し
て前記第１の開閉器を遮断状態とし、前記第２の開閉器
を接続状態とする論理回路とを備えている。
を発生する第１の固定電圧発生器と、前記電圧制御発振
器の発振周波数を低くするための電圧を発生する第２の
固定電圧発生器と、位相進み検出信号が入力されたとき
前記第１の固定電圧発生器が発生する電圧を選択して出
力し、位相遅れ検出信号が入力されたとき前記第２の固
定電圧発生器が発生する電圧を選択して出力する選択回
路と、 前記所定の制御信号により、前記選択回路の出力と前記
加算器の入力とを接続あるいは遮断する第２の開閉器と
、 前記基準クロック入力端子に前記基準クロック信号が入
力されているか否かを検出する信号検出器と、 前記基準クロンク信号と前記分周器が出力する信号との
位相差に比例した電圧を出力する第２の位相比較器と、 この位相比較器の出力電圧にもとづき、前記基準クロッ
ク信号の位相が前記分周器の出力信号の位相より所定の
値以上進んでいるとき前記位相進み検出信号を出力する
第１の位相検出器と、前記第２の位相比較器の出力電圧
にもとづき、前記基準クロック信号の位相が前記分周器
の出力信号の位相より所定の値以上遅れているとき前記
位相遅れ検出信号を出力する第２の位相検出器と、前記
信号検出器が前記基準クロック信号が入力されているこ
とを検出し、前記第１あるいは第２の位相検出器が前記
検出信号を出力したとき、前記所定の制御信号を出力し
て前記第１の開閉器を遮断状態とし、前記第２の開閉器
を接続状態とする論理回路とを備えている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明によるＰＬＬ回路の一実施例を示すブロ
ック図である。このＰＬＬ回路は、基準クロック信号を
入力するための基準クロック入力端子ｌと、２つの入力
端子に加えられる２つの信号の位相差に比例した電圧の
信号を出力する位相比較器（ＰＣ）３と、この位相比較
器３の出力信号から高周波底−分を除去して出力する低
域通過型ろ波器４と、この低域通過型ろ波器の出力信号
を増幅して出力する増幅器（ＡＭＰ）５と、電圧制御発
振器（ＶＣＯ）７と、この発振器７の出力信号を１／Ｎ
に分周して位相比較器３の一方の入力端子に出力する分
周器９と、基準クロック入力端子１と位相比較器３のも
う一方□の入力端子とを所定の制御信号にもとづいて接
続あるいは遮断する開閉器（ＳＷ）２と、増幅器５の出
力信号と所定の制御電圧とを加算してＶＣＯ７に出力す
る加算器６とを備えている。
ック図である。このＰＬＬ回路は、基準クロック信号を
入力するための基準クロック入力端子ｌと、２つの入力
端子に加えられる２つの信号の位相差に比例した電圧の
信号を出力する位相比較器（ＰＣ）３と、この位相比較
器３の出力信号から高周波底−分を除去して出力する低
域通過型ろ波器４と、この低域通過型ろ波器の出力信号
を増幅して出力する増幅器（ＡＭＰ）５と、電圧制御発
振器（ＶＣＯ）７と、この発振器７の出力信号を１／Ｎ
に分周して位相比較器３の一方の入力端子に出力する分
周器９と、基準クロック入力端子１と位相比較器３のも
う一方□の入力端子とを所定の制御信号にもとづいて接
続あるいは遮断する開閉器（ＳＷ）２と、増幅器５の出
力信号と所定の制御電圧とを加算してＶＣＯ７に出力す
る加算器６とを備えている。
このＰＬＬ回路はさらに制御手段の構成要素として、Ｖ
ＣＯ７の発振周波数を高くするための電圧を発注する固
定電圧発生器１１と、ＶＣＯ７の発振周波数を低くする
ための電圧を発生する固定電圧発生器１６と、位相進み
検出信号が入力されたとき固定電圧発生器１１が発生す
る電圧を選択して出力し、位相遅れ検出信号が入力され
たとき固定電圧発生器１６が発生する電圧を選択して出
力する選択回路（ＳＥＬ）１８と、上記所定の制御信号
により、選択回路１８の出力と加算器６の入力とを接続
あるいは遮断する開閉器（ＳＷ）１０と、基準クロック
入力端子１に基準クロック信号が入力されているか否か
を検出する信号検出器（ＤＥＴ）１２と、基準クロック
信号と分周器９が出力する信号との位相差に比例した電
圧を出力する位相比較器（ＰＣ）１４と、この位相比較
器１４の出力電圧にもとづき、基準クロック信号の位相
が分周器９の出力信号の位相より所定の値以上進んでい
るとき位相進み検出信号を出力する位相検出器（ＤＥＴ
）１５と、位相比較器１４の出力電圧にもとづき、基準
クロック信号の位相が分周器９の出力信号の位相より所
定の値以上遅れているとき位相遅れ検出信号を出力する
位相検出器（ＤＥＴ）１７と、信号検出器１２が基準ク
ロック信号が入力されていることを検出し、位相検出器
１５あるいは位相検出器１７が上記検出信号を出力した
とき、所定の制御信号を出力して開閉器２を遮断状態と
し、開閉器１ｏを接続状態とする組み合わせ論理回路（
ＬＧＣ）１３とを備えている。
ＣＯ７の発振周波数を高くするための電圧を発注する固
定電圧発生器１１と、ＶＣＯ７の発振周波数を低くする
ための電圧を発生する固定電圧発生器１６と、位相進み
検出信号が入力されたとき固定電圧発生器１１が発生す
る電圧を選択して出力し、位相遅れ検出信号が入力され
たとき固定電圧発生器１６が発生する電圧を選択して出
力する選択回路（ＳＥＬ）１８と、上記所定の制御信号
により、選択回路１８の出力と加算器６の入力とを接続
あるいは遮断する開閉器（ＳＷ）１０と、基準クロック
入力端子１に基準クロック信号が入力されているか否か
を検出する信号検出器（ＤＥＴ）１２と、基準クロック
信号と分周器９が出力する信号との位相差に比例した電
圧を出力する位相比較器（ＰＣ）１４と、この位相比較
器１４の出力電圧にもとづき、基準クロック信号の位相
が分周器９の出力信号の位相より所定の値以上進んでい
るとき位相進み検出信号を出力する位相検出器（ＤＥＴ
）１５と、位相比較器１４の出力電圧にもとづき、基準
クロック信号の位相が分周器９の出力信号の位相より所
定の値以上遅れているとき位相遅れ検出信号を出力する
位相検出器（ＤＥＴ）１７と、信号検出器１２が基準ク
ロック信号が入力されていることを検出し、位相検出器
１５あるいは位相検出器１７が上記検出信号を出力した
とき、所定の制御信号を出力して開閉器２を遮断状態と
し、開閉器１ｏを接続状態とする組み合わせ論理回路（
ＬＧＣ）１３とを備えている。
次に動作を説明する。まず、基準クロック信号が入力さ
れていない場合、あるいは基準クロック信号が入力され
ていても、基準クロック信号と分周器９の出力信号との
位相差が所定の値以下の場合には、論理回路１３が出力
する所定の制御信号により、開閉器２は接続状態に、開
閉器１ｏは遮断状態となる。したがってこの場合には回
路は第２図に示した従来のＰＬＬ回路と等価となり、従
来どうりに動作することになる。
れていない場合、あるいは基準クロック信号が入力され
ていても、基準クロック信号と分周器９の出力信号との
位相差が所定の値以下の場合には、論理回路１３が出力
する所定の制御信号により、開閉器２は接続状態に、開
閉器１ｏは遮断状態となる。したがってこの場合には回
路は第２図に示した従来のＰＬＬ回路と等価となり、従
来どうりに動作することになる。
次に、基準クロック信号の位相が分周器９の出力信号の
位相より進む方向に大きく（ただし１８０度以下）、シ
かも象、激に変化した場合の動作を説明する。この場合
、基準クロック信号が入力端子１に入力されているので
、検出器１２は基準クロック信号を検出してそのことを
示す信号を論理回路１３に出力し、また、位相比較器１
４は上記２つの信号の位相差を表す電圧を出力し、検出
器１５はその電圧により、基準クロック信号の位相が分
周器９の出力信号の位相より進む方向に所定の値以上ず
れていることを検出して位相進み検出信号を出力する。
位相より進む方向に大きく（ただし１８０度以下）、シ
かも象、激に変化した場合の動作を説明する。この場合
、基準クロック信号が入力端子１に入力されているので
、検出器１２は基準クロック信号を検出してそのことを
示す信号を論理回路１３に出力し、また、位相比較器１
４は上記２つの信号の位相差を表す電圧を出力し、検出
器１５はその電圧により、基準クロック信号の位相が分
周器９の出力信号の位相より進む方向に所定の値以上ず
れていることを検出して位相進み検出信号を出力する。
その結果、論理回路工３ば制御信号を出力して、開閉器
２を遮断状態に、開閉器１０を接続状態にする。一方、
選択回路１８は検出器１５からの位相進み検出信号によ
り固定電圧発生器１１の電圧を選択して出力し、その電
圧は開閉器１０を通じて加算器６に入力される。そして
、基準クロック信号は開閉器２により遮断されているの
でＶＣＯ７は自走状態となっており、その状態で固定電
圧発生器１１からの電圧が加算器６で加算されてＶＣＯ
７に入力されるので、ＶＣＯ７の発振周波数はその中心
周波数（基準クロック信号の周波数のＮ倍）より高い方
にシフトする。
２を遮断状態に、開閉器１０を接続状態にする。一方、
選択回路１８は検出器１５からの位相進み検出信号によ
り固定電圧発生器１１の電圧を選択して出力し、その電
圧は開閉器１０を通じて加算器６に入力される。そして
、基準クロック信号は開閉器２により遮断されているの
でＶＣＯ７は自走状態となっており、その状態で固定電
圧発生器１１からの電圧が加算器６で加算されてＶＣＯ
７に入力されるので、ＶＣＯ７の発振周波数はその中心
周波数（基準クロック信号の周波数のＮ倍）より高い方
にシフトする。
その結果、分周器９の出力信号の位相は基準クロック信
号の位相に速やかに接近し、これら２つの信号の位相差
が所定の値以下となったところで、検出器１５．１７か
らは検出信号が出力されなくなるので論理回路１３は制
御信号を出力し、開閉器２を接続状態に、開閉器１０を
遮断状態にする。これによりＰＬＬ回路は通常の動作に
移行し、ＶＣＯ７の出力信号を基準クロック信号に同期
させる。
号の位相に速やかに接近し、これら２つの信号の位相差
が所定の値以下となったところで、検出器１５．１７か
らは検出信号が出力されなくなるので論理回路１３は制
御信号を出力し、開閉器２を接続状態に、開閉器１０を
遮断状態にする。これによりＰＬＬ回路は通常の動作に
移行し、ＶＣＯ７の出力信号を基準クロック信号に同期
させる。
なお、固定電圧発生器１１．１６の出力電圧は、その電
圧によるＶＣＯ７の発振周波数の中心周波数からの変化
が、二〇ＰＬＬ回路の後続の回路で許容される範囲内に
収まるように設定する。また、検出器１５．１７のしき
い値は、位相比較器１４の出力電圧がそのしきい清白な
ら、基準クロック信号と分周器９の出力信号との位相差
は小さく、ＰＬＬ回路がそのダイナミックレンジ内で、
かつＶｃ。
圧によるＶＣＯ７の発振周波数の中心周波数からの変化
が、二〇ＰＬＬ回路の後続の回路で許容される範囲内に
収まるように設定する。また、検出器１５．１７のしき
い値は、位相比較器１４の出力電圧がそのしきい清白な
ら、基準クロック信号と分周器９の出力信号との位相差
は小さく、ＰＬＬ回路がそのダイナミックレンジ内で、
かつＶｃ。
７の発振周波数の変化が許容される範囲内で位相追従で
きるような値に設定する。
きるような値に設定する。
基準クロック信号の位相が分周器９の出力信号の位相よ
り遅れる方向に大きく、しかも急激に変化した場合の動
作も基本的には同じである。この場合には検出器１７が
基準クロック信号の大幅な位相の遅れを検出し、その結
果、選択回路１８は固定電圧発生器１６からの電圧を選
択して出力し、開閉器２は遮断状態に、開閉器１０は接
続状態になる。
り遅れる方向に大きく、しかも急激に変化した場合の動
作も基本的には同じである。この場合には検出器１７が
基準クロック信号の大幅な位相の遅れを検出し、その結
果、選択回路１８は固定電圧発生器１６からの電圧を選
択して出力し、開閉器２は遮断状態に、開閉器１０は接
続状態になる。
これにより自走状態のＶＣＯ７にその発振周波数を下げ
る電圧が印加され、分周器９の出力信号の位相は基準ク
ロック信号の位相に速やかに接近する。その後、開閉器
２，１０はもとの状態に戻り、ＰＬＬ回路は通常の動作
を行う。
る電圧が印加され、分周器９の出力信号の位相は基準ク
ロック信号の位相に速やかに接近する。その後、開閉器
２，１０はもとの状態に戻り、ＰＬＬ回路は通常の動作
を行う。
したがって本発明のＰＬＬ回路では、基準クロック信号
の位相が何かの原因で大きくしかも急激に変化した場合
、あるいはＰＬＬ回路が自走している状態でその位相と
大きく異なった位相の基準クロック信号が入力された場
合には、ＶＣＯに位相差を縮小させるための電圧が一時
的に付加され、位相差が縮小したところで通常の動作に
移行するので、十分滑らかに、かつ速やかに出力信号の
周波数と位相を基準クロック信号の周波数と位相に追従
させることができる。
の位相が何かの原因で大きくしかも急激に変化した場合
、あるいはＰＬＬ回路が自走している状態でその位相と
大きく異なった位相の基準クロック信号が入力された場
合には、ＶＣＯに位相差を縮小させるための電圧が一時
的に付加され、位相差が縮小したところで通常の動作に
移行するので、十分滑らかに、かつ速やかに出力信号の
周波数と位相を基準クロック信号の周波数と位相に追従
させることができる。
以上説明したように本発明は、基準クロック信号を入力
するための基準クロック入力端子と、２つの入力端子に
加えられる２つの信号の位相差に比例した電圧の信号を
出力する第１の位相比較器と、この位相比較器の出力信
号から高周波成分を除去して出力する低域通過型ろ波器
と、この低域通過型ろ波器の出力信号を増幅して出力す
る増幅器と、電圧制御発振器と、この発振器の出力信号
を分周して位相比較器の一方の入力端子に出力する分周
器とを備えたＰＬＬ回路において、基準クロック入力端
子と前記位相比較器のもう一方−の入力端子とを所定の
制御信号にもとづいて接続あるいは遮断する第１の開閉
器と、増幅器の出力信号と所定の制御電圧とを加算して
電圧制御発振器に出力する加算器と、基準クロック入力
端子に基準クロック信号が入力され、その基準クロック
信号の位相が分周器の出力信号の位相より所定の値以上
ずれているとき、所定の制御信号を出力して開閉器を遮
断状態とし、基準クロック信号の位相が分周器の出力信
号の位相より所定の値以上進んでいるときは電圧制御発
振器の発振周波数を高くするための電圧を、逆に、遅れ
ているときは発振周波数を低くするための電圧を所定の
制御電圧として加算器に出力する制御手段とを備えてい
る。
するための基準クロック入力端子と、２つの入力端子に
加えられる２つの信号の位相差に比例した電圧の信号を
出力する第１の位相比較器と、この位相比較器の出力信
号から高周波成分を除去して出力する低域通過型ろ波器
と、この低域通過型ろ波器の出力信号を増幅して出力す
る増幅器と、電圧制御発振器と、この発振器の出力信号
を分周して位相比較器の一方の入力端子に出力する分周
器とを備えたＰＬＬ回路において、基準クロック入力端
子と前記位相比較器のもう一方−の入力端子とを所定の
制御信号にもとづいて接続あるいは遮断する第１の開閉
器と、増幅器の出力信号と所定の制御電圧とを加算して
電圧制御発振器に出力する加算器と、基準クロック入力
端子に基準クロック信号が入力され、その基準クロック
信号の位相が分周器の出力信号の位相より所定の値以上
ずれているとき、所定の制御信号を出力して開閉器を遮
断状態とし、基準クロック信号の位相が分周器の出力信
号の位相より所定の値以上進んでいるときは電圧制御発
振器の発振周波数を高くするための電圧を、逆に、遅れ
ているときは発振周波数を低くするための電圧を所定の
制御電圧として加算器に出力する制御手段とを備えてい
る。
したがって本発明のＰＬＬ回路では、基準クロック信号
の位相が何かの原因で大きくしがも急激に変化した場合
、あるいはＰＬＬ回路が自走している状態でその位相と
大きく異なった位相の基準クロック信号が入力された場
合には、電圧制御発振器に位相差を縮小させるための電
圧が一時的に付加され、位相差が縮小したところで通常
の動作に移行するので、十分滑らかに、かつ速やかに出
力信号の周波数と位相を基準クロック信号の周波数と位
相に追従させることができる。
の位相が何かの原因で大きくしがも急激に変化した場合
、あるいはＰＬＬ回路が自走している状態でその位相と
大きく異なった位相の基準クロック信号が入力された場
合には、電圧制御発振器に位相差を縮小させるための電
圧が一時的に付加され、位相差が縮小したところで通常
の動作に移行するので、十分滑らかに、かつ速やかに出
力信号の周波数と位相を基準クロック信号の周波数と位
相に追従させることができる。
第１図は本発明によるＰＬＬ回路の一実施例を示すブロ
ック図、 第２図は従来のＰＬＬ回路の一例を示すブロック図であ
る。 １・・・・・入力端子 ２．１０・・・開閉器（ＳＷ） ３．１４・・・位相比較器（ｐｃ） ４・・・・・低域通過型ろ波器 ５・・・・・増幅器（ＡＭＰ） ６・・・・・加算器 ７・・・・・電圧制御発振器（ＶＣＯ）８・・・・・出
力端子 ９・・・・・分周器 １１、１６・・、・固定電圧発生器 １２、１５．１７・検出器ＣＤＥＴ） １３・・・・・組み合わせ論理回路（ＬＧＣ）１８・・
・・・選択回路（ＳＥＬ） 代理人 弁理士 岩 佐 義 幸
ック図、 第２図は従来のＰＬＬ回路の一例を示すブロック図であ
る。 １・・・・・入力端子 ２．１０・・・開閉器（ＳＷ） ３．１４・・・位相比較器（ｐｃ） ４・・・・・低域通過型ろ波器 ５・・・・・増幅器（ＡＭＰ） ６・・・・・加算器 ７・・・・・電圧制御発振器（ＶＣＯ）８・・・・・出
力端子 ９・・・・・分周器 １１、１６・・、・固定電圧発生器 １２、１５．１７・検出器ＣＤＥＴ） １３・・・・・組み合わせ論理回路（ＬＧＣ）１８・・
・・・選択回路（ＳＥＬ） 代理人 弁理士 岩 佐 義 幸
Claims (2)
- （１）基準クロック信号を入力するための基準クロック
入力端子と、２つの入力端子に加えられる２つの信号の
位相差に比例した電圧の信号を出力する第１の位相比較
器と、この位相比較器の出力信号から高周波成分を除去
して出力する低域通過型ろ波器と、この低域通過型ろ波
器の出力信号を増幅して出力する増幅器と、電圧制御発
振器と、この発振器の出力信号を分周して前記位相比較
器の一方の前記入力端子に出力する分周器とを備えたＰ
ＬＬ回路において、 前記基準クロック入力端子と前記位相比較器のもう一方
の前記入力端子とを所定の制御信号にもとづいて接続あ
るいは遮断する第１の開閉器と、前記増幅器の出力信号
と所定の制御電圧とを加算して前記電圧制御発振器に出
力する加算器と、前記基準クロック入力端子に前記基準
クロック信号が入力され、その基準クロック信号の位相
が前記分周器の出力信号の位相より所定の値以上ずれて
いるとき、前記所定の制御信号を出力して前記開閉器を
遮断状態とし、前記基準クロック信号の位相が前記分周
器の出力信号の位相より所定の値以上進んでいるときは
前記電圧制御発振器の発振周波数を高くするための電圧
を、逆に、遅れているときは発振周波数を低くするため
の電圧を前記所定の制御電圧として前記加算器に出力す
る制御手段とを備えたことを特徴とするＰＬＬ回路。 - （２）前記制御手段は、 前記電圧制御発振器の発振周波数を高くするための電圧
を発生する第１の固定電圧発生器と、前記電圧制御発振
器の発振周波数を低くするための電圧を発生する第２の
固定電圧発生器と、位相進み検出信号が入力されたとき
前記第１の固定電圧発生器が発生する電圧を選択して出
力し、位相遅れ検出信号が入力されたとき前記第２の固
定電圧発生器が発生する電圧を選択して出力する選択回
路と、 前記所定の制御信号により、前記選択回路の出力と前記
加算器の入力とを接続あるいは遮断する第２の開閉器と
、 前記基準クロック入力端子に前記基準クロック信号が入
力されているか否かを検出する信号検出器と、 前記基準クロック信号と前記分周器が出力する信号との
位相差に比例した電圧を出力する第２の位相比較器と、 この位相比較器の出力電圧にもとづき、前記基準クロッ
ク信号の位相が前記分周器の出力信号の位相より所定の
値以上進んでいるとき前記位相進み検出信号を出力する
第１の位相検出器と、前記第２の位相比較器の出力電圧
にもとづき、前記基準クロック信号の位相が前記分周器
の出力信号の位相より所定の値以上遅れているとき前記
位相遅れ検出信号を出力する第２の位相検出器と、前記
信号検出器が前記基準クロック信号が入力されているこ
とを検出し、前記第１あるいは第２の位相検出器が前記
検出信号を出力したとき、前記所定の制御信号を出力し
て前記第１の開閉器を遮断状態とし、前記第２の開閉器
を接続状態とする論理回路とを備えたことを特徴とする
請求項１記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229762A JPH04111532A (ja) | 1990-08-30 | 1990-08-30 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229762A JPH04111532A (ja) | 1990-08-30 | 1990-08-30 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111532A true JPH04111532A (ja) | 1992-04-13 |
Family
ID=16897278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229762A Pending JPH04111532A (ja) | 1990-08-30 | 1990-08-30 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04111532A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0879064A (ja) * | 1994-08-31 | 1996-03-22 | Nec Corp | 位相同期ループ回路 |
-
1990
- 1990-08-30 JP JP2229762A patent/JPH04111532A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0879064A (ja) * | 1994-08-31 | 1996-03-22 | Nec Corp | 位相同期ループ回路 |
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