JPH04103092A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的〕 （産業上の利用分野） 本発明は、相補性絶縁ゲート（ＣＭＯ３）型の半導体メ
モリに係り、特にアドレス遷移検出回路（以下、ＡＴＤ
という）を有する外部同期・内部非同期型のランダムア
クセスメモリ（以下、ＲＡＭという）に関する。

（従来の技術） 第７図は、従来のＲＡＭの一例として、スタティック型
ＲＡＭ　（以下、ＳＲＡＭという）の回路構成の一部を
概略的に示している。メモリセルアレイＭＡは、スタテ
ィック型メモリセルが二次元の格子状（ｎ行×ｍ列）に
配列されており、ここでは、２つの列における４つのメ
モリセルＭＣＩ、ＭＣ２、ＭＣ３、ＭＣ４を代表的に示
している。１は行アドレス入力信号ＡＸＯ−Ａｘｍをデ
コードするローデコーダ、２は列アドレス入力信号Ａｙ
ｏ−Ａｙｎをデコードするカラムデコーダ、ＷＬＩ、Ｗ
Ｌ２・・・は各行のワード線、（ＢＬｌ、ＢＬＩ）およ
び（ＢＬ２、ＢＬ２）はそれぞれ相補的なビット線対、
７は各列に接続されているビット線負荷回路、ＣＴＩお
よびＣｒ２は各列に設けられている列選択ゲート、ＣＬ
およびＣＬは複数の列の各ビット線対に共通に接続され
ている共通ビット線対、３は共通ビット線対ＣＬおよび
ＣＬの電位を検知して増幅するセンスアンプ、ＤＬおよ
びＤＬは複数のセンスアンプ３・・・の各出力側に共通
に接続されているデータ線対、４はこのデータ線対ＤＬ
およびＤＬに接続されている出力データラッチ回路、５
はチップセレクト信号Ｃ８により制御され、上記データ
ラッチ回路４のラッチデータＤｏ％ＤＯを出力端子６に
出力データＤｏｕｔとして出力するデータ出力バッファ
、ＬＡＴＤ・・は各アドレス入力信号ＡｘｉＡｙｊ・・
・毎の変化（あるいはアドレス入力信号Ａｘｉ・・　Ａ
ｙｊ・・・のうちの２〜３個単位のアドレス入力信号毎
の変化）を検出してパルスを発生するためのローカルア
ドレス遷移検出回路、ＡＴＤは各ローカルアドレス遷移
検出回路ＬＡＴＤ・・・の出力ΦＬＡＴＤ・・・の論理
和をとって単安定パルスであるアドレス遷移検出信号Φ
ＡＴＤを出力するアドレス遷移検出回路である。

第８図は、上記ＳＲＡＭの読み出し時のタイミングを示
している。即ち、アドレス入力信号ＡｘＯ−Ａｘｍに応
じてローデコーダ１によりワード線ＷＬＩ、ＷＬ２・・
・が選択制御され、一定時間選択されたワード線（ここ
では、ＷＬＩ）により選択されるメモリセルＭＣ１、Ｍ
Ｃ２の相補的な記憶データがビット線対（ＢＬＩ、ＢＬ
Ｉ）および（ＢＬ２、ＢＬ２）に微少電位差として出力
される。一方、アドレス入力信号ＡＹｏ−Ａｙｎに応し
てカラムデコーダ２から出力するカラム選択信号ＣＤＩ
、ＣＤ２によって列選択ゲートＣＴＩおよびＣｒ２か選
択制御され、一定時間選択されたカラムのビット線対の
データ（つまり、選択された１個のメモリセルから読み
出されたデータ）が共通ビット線ＣＬおよびＣＬを経て
センスアンプ３に入力される。このセンスアンプ３で増
幅されたデータは、データ線対ＤＬＳＤＬに出力されて
出力データラッチ回路４にラッチされ、このラッチデー
タＤｏ、Ｄｏがデータ出力バッファ５を経て出力データ
Ｄｏｕｔとして出力される。

また、前記アドレス入力信号ＡＸＯ−Ａｙｎのいずれか
１つ（例えばＡｘｉ）が遷移した時、これを対応するロ
ーカルアドレス遷移検出回路ＬＡＴＤおよびアドレス遷
移検出回路ＡＴＤにより検出してアドレス遷移検出信号
ΦＡＴＤを発生する。そして、このアドレス遷移検出信
号ΦＡＴＤを用いて、このアドレス遷移検出信号ΦＡＴ
Ｄの期間中はセンスアンプ３あるいは／およびデータ線
対ＤＬ、ＤＬの動作を禁止するように制御し、データ線
対ＤＬＳＤＬの電位のイコライズを行って出力データラ
ッチ回路４のデータの遷移（反転）を禁止すると共に読
み出しの高速化を図っている。

なお、アドレス遷移検出信号ΦＡＴＤを整形してメモリ
セルアレイＭＡのセンスアンプ３等の選択時間をダイナ
ミックに制御することにより、直流貫通電流を低減し、
低消費電力化を図っている。

一般に、上記ＳＲＡＭのアドレスアクセスタイムＴ　ａ
ｃｅは、センスアンプ３の非活性時間を決定するアドレ
ス遷移検出信号ΦＡＴＤのパルス幅Ｔ　ＡＴＤと、セン
スアンプ３のセンス時間Ｔ　５ＥＮＳＥと、データ出力
バッファ５の放電時間Ｔ　ＯＵＴと、アドレス入力の遷
移からアドレス遷移検出信号ΦＡＴＤの立ち上がりまで
の時間Ｔ　５ＴＡＲＴとの和で与えられ、次式で示され
る。

Ｔ　ａｃｅ　−ＴＳＴＡＲＴ　＋　ＴＡＴＤ　＋　ＴＳ
ＥＮＳＥ　＋ＴＯＵＴこの式の中では、Ｔ　ＡＴＤとＴ
　ＯＵＴとが支配的であり、他の項目の寄与は少ない。

ところで、前記アドレス遷移検出回路ＡＴＤの従来例を
第９図に示す。このアドレス遷移検出回路ＡＴＤは、Ｖ
ＣＣ電源にソースが接続され、ゲートが接地電位ＶＳＳ
に接続された負荷用のＰチャネルＭＯＳトランジスタＴ
ＰＩと、それぞれのゲートに対応して前記ローカルアド
レス遷移検出回路ＬＡＴＤ・・・の出力ΦＬＡＴＤＩ〜
ΦＬＡＴＤｎ・・・が与えられ、それぞれのソースか接
地電位Ｖｓｓに接続され、それぞれのドレインが共通に
前記負荷用のＰチャネルＭＯＳトランジスタＴＰＩのド
レインに接続された複数個の駆動用のＮチャネルＭＯＳ
トランジスタＴＮＩ〜ＴＮｎとによりワイヤードノア回
路が形成され、このワイヤードノア回路の出力がインバ
ータＩＶにより反転されてアドレス遷移検出信号Φ＾Ｔ
Ｄとして出力される。

上記アドレス遷移検出信号ΦＡＴＤのパルス幅Ｔ　ＡＴ
Ｄは、負荷用のＰチャネルＭＯＳトランジスタＴＰＩの
駆動力で決まるが、この負荷用のＰチャネルＭＯＳトラ
ンジスタＴＰＩはゲートが接地電位ＶＳＳに接続されて
いるので、■ｃｃ電源電圧の変動によってその駆動力が
変動し、ＶＣＣ電源電圧が高い程、その駆動力が大きく
なるのでアドレス遷移検出信号ΦＡＴＥ）のパルス幅Ｔ
　ＡＴＤは短くなる。

また、負荷用のＰチャネルＭＯＳトランジスタＴＰＩは
、温度変動によってその駆動力が変動し、温度が低い程
、その駆動力が大きくなるのでアドレス遷移検出信号Φ
ＡＴＤのパルス幅Ｔ　ＡＴＤは短くなる。

上述したように、従来のアドレス遷移検出回路ＡＴＤに
よるアドレス遷移検出信号ΦＡＴＤのパルス幅Ｔ　ＡＴ
Ｄは、負荷用のＰチャネルＭＯ５トランジスタＴＰＩの
電源電圧依存性および温度依存性を直接反映したものと
なる。

第１０図は、上記したようなＳＲＡＭのアクセスタイム
Ｔ　ａｃｅに占めるデータ出力バッファ５の放電時間Ｔ
　０１ＪＴおよび従来のアドレス遷移検出回路ＡＴＤに
よるアドレス遷移検出信号Φ＾ＴＤのパルス幅Ｔ　ＡＴ
Ｄの割合と、これらの電源電圧依存性を示している。こ
の図からも明らかなように、従来のアドレス遷移検出回
路ＡＴＤによるアドレス遷移検出信号ΦＡＴＤのパルス
幅Ｔ　ＡＴＤの電源電圧依存性が大きいので、ＳＲＡＭ
のアクセスタイムＴ　ａｃｅの電源電圧依存性も大きい
。

次に、読み出し時におけるデータ出力バッファ５の出力
変化に伴う充放電に起因する電源電位変動あるいは接地
電位変動である自己ノイズの影響を考察する。この自己
ノイズによる影響は、等任的にアドレス入力信号に乗る
スパイクノイズと同してあり、このノイズにより誤った
アドレスのデータを読み出し、この読み出し時にお１フ
るデータ出力バッファ５の出力変化に伴う充放電に起因
して再び自己ノイズが発生し、出力の発振や遅れなどの
誤動作が生しる原因となる。

一般に、この誤動作は、メモリの入力電圧レベルの仕様
であるハイレベル人力ＶＩＨ−２，２Ｖ。

ロウレベル人力ＶＩＬ−０，８Ｖの実力値の悪化として
現われ、この悪化により仕様を満たさなくなる場合があ
る。

ところで、上記アドレス入力信号に乗るスパイクノイズ
の幅がアドレス遷移検出回路ＡＴＤによるアドレス遷移
検出信号ΦＡＴＤのパルス幅Ｔ　ＡＴＤより短かければ
、このパルス幅Ｔ　ＡＴＤの期間中はセンスアンプ３を
非活性化状態に制御するので出力データは変化せず、ス
パイクノイズの影響を受けないことになる。

しかし、従来のアドレス遷移検出回路ＡＴＤは、ＶＣＣ
電源電圧が高い側でアドレス遷移検出信号ΦＡＴＤのパ
ルス幅Ｔ　ＡＴＤが短くなるので、スパイクノイズの影
響を受は易くなり、しかも、Ｖｃｅ電源電圧が高い側で
はデータ出力バッファ５の出力変化に伴う充放電電荷が
大きくなるので、スパイクノイズ自身も大きくなり、Ｖ
ＣＣ電源電圧が高い側でハイレベル人力Ｖｌ）ｌ−２，
２Ｖ、ロウレベル入力Ｖ　ＩＬ−０、８Ｖのマージンが
著しく悪化する。

この悪化を抑制しようとすると、ＶＣＣ電源電圧が高い
側でアドレス遷移検出信号Φ＾ＴＤのパルス幅Ｔ　ＡＴ
Ｄをスパイクノイズに耐え得るだけ長くする必要があり
、そうすると、今度は、Ｖｃｅ電源電圧が低い側でアド
レス遷移検出信号ΦＡＴＤのパルス幅Ｔ　ＡＴＤが長く
なり、結果としてアクセスタイムＴ　ａｃｅが遅くなり
、ＳＲＡＭの高速化の妨げとなる。

（発明が解決しようとする課題） 上記したように、従来のＳＲＡＭは、アドレス遷移検出
回路ＡＴＤによるアドレス遷移検出信号ΦＡＴＤのパル
ス幅Ｔ　ＡＴＤの電源電圧依存性が大きいので、電源電
圧が高い側でスパイクノイズの影響を許容範囲に抑える
と、アクセスタイムＴ　ａｃｅの最悪値を決める電源電
圧の低い側でのアクセスタイムＴ　ａｃｅか遅くなって
しまうという問題かある。このような相互関係は温度特
性についても同様であり、低温側でアドレス遷移検出信
号Φ＾ＴＤのパルス幅Ｔ　ＡＴＤをスパイクノイズに耐
え得るだけ長くしてスパイクノイズの影響を許容範囲に
抑えると、アクセスタイムＴ　ａｃｅの最悪値を決める
高温側でのアクセスタイムＴ　ａｃｅが遅くなってしま
うという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、データ出力バッファの出力変化に伴う自己ノ
イズの影響の電圧あるいは／および温度依存性が少なく
なり、アクセスタイムの電圧あるいは／および温度依存
性が少なくなる半導体メモリを提供することにある。

［発明の構成］ （課題を解決するための手段） 第１の発明の半導体メモリは、ワード線により選択制御
され、記憶データをビット線に出力するメモリセルが格
子状に配列されたメモリセルアレイと、上記ビット線に
読み出されたデータを検知・増幅するセンスアンプと、
このセンスアンプの出力信号を伝えるデータ線対と、上
記センスアンプからデータ線対に出力されたデータを保
持するデータラッチ回路と、アドレス入力の遷移を検出
して電源電圧あるいは／および周囲温度に依存しないほ
ぼ一定の長さのアドレス遷移検出信号を出力するアドレ
ス遷移検出回路と、上記アドレス遷移検出信号の発生期
間中、前記センスアンプあるいは／および前記データ線
対の動作を禁止し、前記データラッチ回路のデータの遷
移を禁止する制御手段とを具備することを特徴とする。

また、第２の発明の半導体メモリは、ワード線により選
択制御され、記憶データをビット線に出力するメモリセ
ルが格子状に配列されたメモリセルアレイと、上記ビッ
ト線に読み出されたデータを検知・増幅するセンスアン
プと、このセンスアンプの出力信号を伝えるデータ線対
と、上記センスアンプからデータ線対に出力されたデー
タを保持するデータラッチ回路と、アドレス入力の遷移
を検出して電源電圧が高いほどあるいは／および周囲温
度が低いほど長くなるアドレス遷移検出信号を出力する
アドレス遷移検出回路と、上記アドレス遷移検出信号の
発生期間中、前記センスアンプあるいは／および前記デ
ータ線対の動作を禁止し、前記データラッチ回路のデー
タの遷移を禁止する制御手段とを具備することを特徴と
する半導体メモリ。

（作用） 第１の発明の半導体メモリでは、アドレス遷移検出信号
のパルス幅が電源電圧あるいは／および周囲温度に依存
しないでほぼ一定であるので、データ出力バッファの出
力変化に伴う自己ノイズの影響の電圧あるいは／および
温度依存性が少なくなり、しかも、アクセスタイムの電
圧あるいは／および温度依存性が少なくなる。従って、
低い電圧あるいは高い温度におけるアクセスタイムの劣
化や高い電圧あるいは低い温度におけるアクセスタイム
の高速化が抑制される。

第２の発明の半導体メモリでは、アドレス遷移検出信号
のパルス幅が電源電圧が高いほどあるいは／および周囲
温度が低いほど長くなるので、データ出力バッファの放
電時間の電源電圧依存性あるいは／および温度依存性を
打ち消すことが可能になり、ＳＲＡＭのアクセスタイム
の電源電圧依存性あるいは／および温度依存性が完全に
なくなる。これにより、アドレス遷移検出信号のパルス
幅をスパイクノイズに耐え得る範囲で最も短くした時の
アクセスタイムと、アクセスタイムの最悪値とが一致し
、最も高速な特性が得られるようになる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図は、ＳＲＡＭの回路構成の一部を概略的に示
しており、第７図を参照して前述した従来のＳＲＡＭと
比べて、電圧・温度依存型のアドレス遷移検出回路ＡＴ
Ｄが異なり、その他は同一であるので第７図中と同一符
号を付している。

上記電圧・温度依存型のアドレス遷移検出回路ＡＴＤは
、例えば第２図に示すように構成されており、第９図を
参照して前述した従来のアドレス遷移検出回路ＡＴＤと
比べて、負荷用のＰチャネルＭＯＳトランジスタＴＰ１
のゲートに、接地電位に代えて、バイアス電圧生成回路
１０からの電源電圧あるいは／および周囲温度に依存す
るバイアス電圧ＶＰＬが与えられている点が異なり、そ
の他は同一であるので第９図中と同一符号を付している
。

上記バイアス電圧生成回路１０は、第３図（ａ）あるい
は第３図（ｂ）に示すように構成されている。即ち、第
３図（ａ）に示すバイアス電圧生成回路は、バイポーラ
トランジスタおよび抵抗からなる温度補償・電圧補償特
性の優れたバンドギャップ型の定電圧発生回路ＢＧと、
この定電圧発生回路ＢＧの出力電圧Ｖｃｓを定電流１ｃ
ｓに変換する抵抗Ｒ１と、この定電流１ｃｓが入力する
バイポーラカレントミラー回路ＢＧＭと、このバイポー
ラカレントミラー回路ＢＧＭの出力端とＶＣＣ電源との
間に接続され、ケート・ドレイン相互が接続されたＰチ
ャネルＭＯＳトランジスタＴＰ２とを具備し、このＰチ
ャネルＭＯＳトランジスタＴＰ２のゲートを前記アドレ
ス遷移検出回路ＡＴＤの負荷用のＰチャネルＭＯＳトラ
ンジスタＴＰＩのゲートに接続するものである。

従って、上記ＰチャネルＭＯＳトランジスタＴＰ２のゲ
ート・ソース間電圧か電源電圧および周囲温度に依存し
ないで一定となり、このＰチャネルＭＯＳトランジスタ
ＴＰ２に前記負荷用のＰチャネルＭＯ５トランジスタＴ
ＰＩがカレントミラー接続されているので、負荷用のＰ
チャネルＭＯＳトランジスタＴＰＩに電源電圧および周
囲温度に依存しない定電流が流れるようになる。

また、第３図（ｂ）に示すバイアス電圧生成回路は、Ｖ
ＣＣ電源と接地電位ＶＳＳ電位との間に、それぞれのゲ
ート・ドレイン相互が接続された複数個（本例では３個
）のＰチャネルＭＯ５トランジスタＴＰ’３〜ＴＰ５お
よび抵抗値の大きな抵抗Ｒ２か直列に接続されてなり、
この抵抗Ｒ２とＰチャネルＭＯＳトランジスタＴＰ５と
の接続点（バイアス電圧出力端）を前記アドレス遷移検
出回路ＡＴＤの負荷用のＰチャネルＭＯ５トランジスタ
丁Ｐ１のゲートに接続するものである。

従って、上記ＰチャネルＭＯＳトランジスタＴＰ３〜Ｔ
Ｐ５の五極管動作により電源電圧に依存しない定電流が
流れ、バイアス電圧ＶＰＬとしてＶｃｃ　−３１ＶＴＨ
Ｐ　ｌ　　（ＶＴＨＰ　ハＰチャネルＭＯＳトランジス
タの閾値電圧）が得られ、負荷用のＰチャネルＭＯ３ト
ランジスタＴＰＩに電源電圧に依存しない定電流が流れ
るようになる。

これにより、上記第２図に示した電圧・温度依存型のア
ドレス遷移検出回路ＡＴＤは、アドレス入力信号の遷移
を検出して電源電圧あるいは／および周囲温度に依存し
ないほぼ一定の長さの単安定パルスであるアドレス遷移
検出信号ΦＡＴＤを出力するようになる。

上記第１図のＳＲＡＭの読み出し動作は、前述した従来
のＳＲＡＭの読み出し動作と同様に行われる。この場合
、上記ＳＲＡＭは、電源電圧あるいは／および周囲温度
に依存しないほぼ一定の長さのアドレス遷移検出信号Φ
＾ＴＤを出力する電圧・温度依存型のアドレス遷移検出
回路ＡＴＤが用いられているので、ＳＲＡＭのアクセス
タイムＴ　ａｃｅに占めるデータ出力バッファの放電時
間Ｔ　ＯＵＴとアドレス遷移検出信号ΦＡＴＤのパルス
幅Ｔ　ＡＴＤの割合およびこれらの電源電圧依存性は第
４図に示すようになる。即ち、アドレス遷移検出信号Φ
ＡＴＤのパルス幅Ｔ　ＡＴＤの電源電圧依存性が無いの
でアクセスタイムＴ　ａｃｅの電源電圧依存性が少なく
なっている。これにより、Ｖｅｃ電源電圧が高い側でア
ドレス遷移検出信号ΦＡＴＤのパルス幅Ｔ　ＡＴＤをス
パイクノイズに耐え得る範囲にとった時でも、ＶＣＣ電
源電圧が低い側でのアクセスタイムＴ　ａｃｅの劣化が
少なくなり、ＳＲＡＭの高速化が可能となる。

なお、第２図に示した電圧・温度依存型のアドレス遷移
検出回路ＡＴＤは、負荷用のＰチャネルＭＯＳトランジ
スタＴＰＩをＮチャネルＭＯＳトランジスタに変更する
と共に駆動用のＮチャネルＭＯＳトランジスタＴＮＩ〜
ＴＮｎをそれぞれＰチャネルＭＯＳトランジスタに変更
してもよく、これに伴って、第３図（ａ）および（ｂ）
のバイアス電圧生成回路のＰチャネルＭＯＳトランジス
タをＮチャネルＭＯＳトランジスタに、ＮＰＮトランジ
スタをＰＮＰ　トランジスタにそれぞれ変更すればよい
。

第５図は、前記第１図中のアドレス遷移検出回路ＡＴＤ
の他の例を示しており、第９図を参照して前述した従来
のアドレス遷移検出回路ＡＴＤと比べて、負荷用のＰチ
ャネルＭＯＳトランジスタＴＰ１のソースに、ＶＣＣ電
源電圧（外部から供給される電源電圧）に代えて、この
ＶＣＣ電源電圧を降圧して内部電源電圧を生成するため
に集積回路内部に設けられた内部電源降下回路１１がら
の内部電源電圧Ｖｔ３ｄか与えられている点が異なり、
その他は同一であるので第９図中と同一符号を付してい
る。

この内部電源降下回路］ユの特性を使用電圧範囲内で一
定になるようにしておけば、外部電源電圧ＶＣＣに依存
しないほぼ一定の長さのアドレス遷移検出信号ΦＡＴＤ
を出力するようになるので、第２図に示したアドレス遷
移検出回路Ａ’ＴＤと同様の効果が得られる。また、こ
の内部電源降下回路１１を上記アドレス遷移検出回路Ａ
ＴＤだけで用いるようにすれば、この内部電源降下回路
１１の駆動能力等は比較的小さくて済み、その実現が容
易である。

さらに、前記第１図中のアドレス遷移検出回路ＡＴＤを
、アドレス入力信号の遷移を検出して電源電圧が高いほ
ど（あるいは／および周囲温度が低いほど）長くなるア
ドレス遷移検出信号を出力するように変更し、データ出
力バッファ５の放電時間Ｔ　ＯＵＴの電源電圧依存性を
打ち消すようにすれば、ＳＲＡＭのアクセスタイムＴ　
ａｃｅの電源電圧依存性が完全になくなる。この場合の
アドレス遷移検出信号ΦＡＴＤのパルス幅Ｔ　ＡＴＤの
電源電圧依存性を第６図（ａ）に示している。これによ
り、アドレス遷移検出信号Φ＾ＴＤのパルス幅Ｔ　ＡＴ
Ｄをスパイクノイズに耐え得る範囲で最も短くした時の
アクセスタイムＴ　ａｃｅと、アクセスタイムＴ　ａｅ
ｃの最悪値とが一致し、最も高速な特性が得られるよう
になる。

また、前記第２図中のバイアス電圧生成回路１０を例え
ば第６図（ｂ）あるいは（Ｃ）に示すように構成すれば
、アドレス遷移検出信号ΦＡＴＤのパルス幅Ｔ　ＡＴＤ
の温度依存性を、温度が低くなるほどパルス幅Ｔ　ＡＴ
Ｄが長くなるようにしてデータ出力バッファ５の放電時
間Ｔ　ＯＵＴの温度依存性を打ち消すことが可能になる
。

即ち、第６図（ｂ）に示すバイアス電圧生成回路は、第
３図（ａ）に示したバイアス電圧生成回路中の抵抗Ｒ１
に代えて負の温度特性を有する抵抗Ｒ１”を使用するよ
うに変更したものであり、第３図（ａ）中と同一部分に
は同一符号を付している。このバイアス電圧生成回路に
おいては、温度が低くなると抵抗Ｒ１”の値が大きくな
り、この抵抗Ｒ１”を流れる電流１ｃｓが小さくなり、
カレントミラー回路ＢＣＭの出力電流１ｃｓ−が小さく
なり、バイアス電圧ＶＰＬが高くなる。これにより、ア
ドレス遷移検出回路ＡＴＤの負荷用のＰチャネルトラン
ジスタＴＰＩの電流が小さくなり、アドレス遷移検出信
号ΦＡＴＤのパルス幅Ｔ　ＡＴＤが長くなる。

また、第６図（ｃ）に示すバイアス電圧生成回路は、第
３図（ａ）に示したバイアス電圧生成回路中のバンドギ
ャップ型の定電圧発生回路ＢＧに代えて、温度が低くな
るほど出力電圧ＶＣＳ”が小さくなるバンドギャップ型
の電圧発生回路ＢＧ’を使用するように変更したもので
あり、第３図（ａ）中と同一部分には同一符号を付して
いる。

このバンドギャップ型の電圧発生回路ＢＧ”において、
Ｑ１〜Ｑ３はＮＰＮ　トランジスタ、Ｒ３−Ｒ６は抵抗
であり、抵抗Ｒ３およびＲ４の抵抗値比Ｒ３／Ｒ４に応
じて出力電圧ＶＣＳ”が正の温度特性を有するようにな
る。従って、温度が低くなると出力電圧ＶＣＳ”が小さ
くなるので、カレントミラー回路ＢＧＭの入力電流１ｅ
ｓおよび出力電流Ｉ　ｃｓ″が小さくなり、バイアス電
圧ＶＰＬが高くなる。これにより、アドレス遷移検出回
路ＡＴＤの負荷用のＰチャネルトランジスタＴＰＩの電
流か小さくなり、アドレス遷移検出信号Φ＾ＴＤのノく
ルス幅Ｔ　ＡＴＤが長くなる。

また、アドレス遷移検出信号Φ＾ＴＤのノくルス幅Ｔ　
ＡＴＤの温度依存性を、温度が低くなるほど／くルス幅
Ｔ　ＡＴＤか長くなるようにするには、前記アドレス遷
移検出回路ＡＴＤの負荷用のＭＯＳトランジスタＴＰＩ
のソースに、電源電圧が高いほどあるいは／および周囲
温度が低いほど低くなるように制御された電源電圧を与
える電源回路を使用するようにしてもよい。

なお、本発明はＳＲＡＭに限らず、スタティックカラム
モードを有するダイナミック型ＲＡＭなどにも適用可能
である。

［発明の効果］ 上述したように本発明の半導体メモリによれば、アドレ
ス遷移検出信号のパルス幅が電源電圧あるいは／および
周囲温度に依存しないでほぼ一定になるようにし、デー
タ出力バッファの出力変化に伴う自己ノイズの影響の電
圧あるいは／および温度依存性を小さくすることが可能
になる。従って、自己ノイズの耐性を高めるために、低
温、高電圧でメモリ入力仕様Ｖ　ＩＩ／　Ｖ　ＩＬの許
容範囲になるようにアドレス遷移検出信号のパルス幅を
決めることに伴って、アクセスタイムの最悪値を決める
高温、低電圧でのアクセスタイムが悪化し、自己ノイズ
の耐性のアクセスタイムの高速化の両立か困難であると
いう従来の問題点が解消され、自己ノイズの最悪条件で
のアクセスタイムまで高速化が可能になるという効果が
得られる。

また、本発明の半導体メモリによれば、アドレス遷移検
出信号のパルス幅が電源電圧が高いほどあるいは／およ
び周囲温度が低いほど長くなるようにして、データ出力
バッファの放電時間の電源電圧依存性あるいは／および
温度依存性を打ち消すことか可能になり、ＳＲＡＭのア
クセスタイムの電源電圧依存性あるいは／および温度依
存性が完全になくなる。これにより、アドレス遷移検出
信号のパルス幅をスパイクノイズに耐え得る範囲で最も
短くした時のアクセスタイムと、アクセスタイムの最悪
値とが一致し、最も高速な特性が得られるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＳＲＡＭの一部を示す
構成説明図、第２・図は第１図中のアドレス遷移検出回
路ＡＴＤの一例を示す回路図、第３図（ａ）（ｂ）は第
２図中のバイアス電圧生成回路の相異なる具体例を示す
回路図、第４図は第１図のＳＲＡＭのアクセスタイムＴ
　ａｃｅに占めるデータ出力バッファの放電時間Ｔ　０
１ｌＴと第２図のアドレス遷移検出回路ＡＴＤによるア
ドレス遷移検出信号Φ＾ＴＤのパルス幅Ｔ　ＡＴＤの割
合およびこれらの電源電圧依存性を示す特性図、第５図
は第１図中のアドレス遷移検出回路ＡＴＤの他の例を示
す回路図、第６図（ａ）は第２図のアドレス遷移検出回
路ＡＴＤのさらに他の例によるアドレス遷移検出信号Φ
ＡＴＤのパルス幅Ｔ　ＡＴＤの電源電圧依存性を示す特
性図、第６図（ｂ）（ｃ）はそれぞれ第２図中のバイア
ス電圧生成回路のさらに他の例を示す回路図、第７図は
従来のＳＲＡＭの一部を示す構成説明図、第８図は第７
図のＳＲＡＭの読み出し動作を示すタイミングチャート
、第９図は第７図中のアドレス遷移検出回路ＡＴＤを示
す回路図、第１０図は第７図のＳＲＡＭのアクセスタイ
ムＴ　ａｃｅに占めるデータ出力バッファの放電時間Ｔ
　０ＩＪＴと第９図のアドレス遷移検出回路ＡＴＤによ
るアドレス遷移検出信号ΦＡＴＤのパルス幅Ｔ　ＡＴＤ
の割合およびこれらの電源電圧依存性を示す特性図であ
る。 ＭＣＩ〜ＭＣ４・・・スタティック型メモリセル、ＭＡ
・・・メモリセルアレイ、ＢＬｌ、ＢＬｌ、ＢＬ２、Ｂ
Ｌ２・・・ビット線対、ＷＬＩ、ＷＬ２・・・ワード線
、ＣＬ、ＣＬ・・・共通ビット線、ＤＬ。 ＤＬ・・・データ線対、ＬＡＴＤ・・・ローカルアドレ
ス遷移検出回路、ＡＴＤ・・アドレス遷移検出回路、Ｂ
Ｇ・・・バンドギャップ型定電圧発生回路、ＢＧ”・・
バンドギャップ型電圧発生回路、Ｒ１−Ｒ６、Ｒｌｏ・
・・抵抗、Ｑ　１〜Ｑ　Ｂ　−＝　Ｎ　Ｐ　Ｎ　トラン
ジスタ、ＴＰＩ〜ＴＰ５・・・Ｐチャネルトランジスタ
、ＢＧＭ・・・カレントミラー回路、１・・ローデコー
ダ、２・・・カラムデコーダ、３・・・センスアンプ、
４・・・出力データラッチ回路、５・・・データ出力バ
ッファ、６・・・出力端子、１０・・・バイアス電圧生
成回路、１１・・・内部電源降下回路。 川願人代理人　弁理士　鈴江武彦 第２図 （ａ） （ｂ） 第３図 第１図 第４図

Claims (8)

【特許請求の範囲】
1. （１）ワード線により選択制御され、記憶データをビッ
   ト線に出力するメモリセルが格子状に配列されたメモリ
   セルアレイと、 上記ビット線に読み出されたデータを検知・増幅するセ
   ンスアンプと、 このセンスアンプの出力信号を伝えるデータ線対と、 上記センスアンプからデータ線対に出力されたデータを
   保持するデータラッチ回路と、 アドレス入力の遷移を検出して電源電圧あるいは／およ
   び周囲温度に依存しないほぼ一定の長さのアドレス遷移
   検出信号を出力するアドレス遷移検出回路と、 上記アドレス遷移検出信号の発生期間中、前記センスア
   ンプあるいは／および前記データ線対の動作を禁止し、
   前記データラッチ回路のデータの遷移を禁止する制御手
   段と を具備することを特徴とする半導体メモリ。
2. （２）請求項１記載の半導体メモリにおいて、前記アド
   レス遷移検出回路は、アドレス入力の変化を検出してパ
   ルスを発生するための複数個のローカルアドレス遷移検
   出回路と、この複数個のローカルアドレス遷移検出回路
   の出力がそれぞれのゲートに対応して与えられ、それぞ
   れのソースが接地電位に接続され、それぞれのドレイン
   が共通に接続された複数個の駆動用の第１導電型のＭＯ
   Ｓトランジスタと、この複数個の駆動用のＭＯＳトラン
   ジスタのドレイン共通点にドレインが接続されると共に
   ソースが電源に接続されて上記複数個の駆動用のＭＯＳ
   トランジスタと共にワイヤードノア回路を形成し、上記
   第１導電型とは逆の第２導電型の負荷用のＭＯＳトラン
   ジスタと、この負荷用のＭＯＳトランジスタのゲートに
   、そのゲート・ソース間電圧が電源電圧あるいは／およ
   び周囲温度に依存しないでほぼ一定となるように制御さ
   れたバイアス電圧を与えるバイアス電圧生成回路とを具
   備してなることを特徴とする半導体メモリ。
3. （３）請求項２記載の半導体メモリにおいて、前記バイ
   アス電圧生成回路は、バンドギャップ型の定電圧発生回
   路と、この定電圧発生回路の出力電圧を定電流に変換す
   る抵抗と、この定電流が入力するバイポーラカレントミ
   ラー回路と、このバイポーラカレントミラー回路の出力
   端と電源との間に接続され、ゲート・ドレイン相互が接
   続された第２導電型のＭＯＳトランジスタとを具備し、
   このＭＯＳトランジスタのゲートが前記第２導電型の負
   荷用のＭＯＳトランジスタのゲートに接続されることを
   特徴とする半導体メモリ。
4. （４）請求項２記載の半導体メモリにおいて、前記バイ
   アス電圧生成回路は、電源と接地電位電位との間に直列
   に接続され、それぞれのゲート・ドレイン相互が接続さ
   れた複数個の第２導電型のＭＯＳトランジスタおよび抵
   抗値の大きな抵抗と、この抵抗と上記第２導電型のＭＯ
   Ｓトランジスタとの接続点が前記第２導電型の負荷用の
   ＭＯＳトランジスタのゲートに接続されることを特徴と
   する半導体メモリ。
5. （５）請求項１記載の半導体メモリにおいて、前記アド
   レス遷移検出回路は、アドレス入力の変化を検出してパ
   ルスを発生するための複数個のローカルアドレス遷移検
   出回路と、この複数個のローカルアドレス遷移検出回路
   の出力がそれぞれのゲートに対応して与えられ、それぞ
   れのソースが接地電位に接続され、それぞれのドレイン
   が共通に接続された複数個の駆動用の第１導電型のＭＯ
   Ｓトランジスタと、この複数個の駆動用のＭＯＳトラン
   ジスタのドレイン共通点にドレインが接続されると共に
   ゲートが接地電位に接続されて上記複数個の駆動用のＭ
   ＯＳトランジスタと共にワイヤードノア回路を形成する
   負荷用の第２導電型のＭＯＳトランジスタと、この負荷
   用のＭＯＳトランジスタのソースに、電源電圧あるいは
   ／および周囲温度に依存しないでほぼ一定となるように
   制御された内部電源電圧を与える内部電源降下回路とを
   具備してなることを特徴とする半導体メモリ。
6. （６）ワード線により選択制御され、記憶データをビッ
   ト線に出力するメモリセルが格子状に配列されたメモリ
   セルアレイと、 上記ビット線に読み出されたデータを検知・増幅するセ
   ンスアンプと、 このセンスアンプの出力信号を伝えるデータ線対と、 上記センスアンプからデータ線対に出力されたデータを
   保持するデータラッチ回路と、 アドレス入力の遷移を検出して電源電圧が高いほどある
   いは／および周囲温度が低いほど長くなるアドレス遷移
   検出信号を出力するアドレス遷移検出回路と、 上記アドレス遷移検出信号の発生期間中、前記センスア
   ンプあるいは／および前記データ線対の動作を禁止し、
   前記データラッチ回路のデータの遷移を禁止する制御手
   段 とを具備することを特徴とする半導体メモリ。
7. （７）請求項６記載の半導体メモリにおいて、前記アド
   レス遷移検出回路は、アドレス入力の変化を検出してパ
   ルスを発生するための複数個のローカルアドレス遷移検
   出回路と、この複数個のローカルアドレス遷移検出回路
   の出力がそれぞれのゲートに対応して与えられ、それぞ
   れのソースが接地電位に接続され、それぞれのドレイン
   が共通に接続された複数個の駆動用の第１導電型のＭＯ
   Ｓトランジスタと、この複数個の駆動用のＭＯＳトラン
   ジスタのドレイン共通点にドレインか接続されると共に
   ソースが電源に接続されて上記複数個の駆動用のＭＯＳ
   トランジスタと共にワイヤードノア回路を形成し、上記
   第１導電型とは逆の第２導電型の負荷用のＭＯＳトラン
   ジスタと、この負荷用のＭＯＳトランジスタのゲートに
   、そのゲート・ソース間電圧が電源電圧が高いほどある
   いは／および周囲温度が低いほど高くなるように制御さ
   れたバイアス電圧を与えるバイアス電圧生成回路とを具
   備してなることを特徴とする半導体メモリ。
8. （８）請求項６記載の半導体メモリにおいて、前記アド
   レス遷移検出回路は、アドレス入力の変化を検出してパ
   ルスを発生するための複数個のローカルアドレス遷移検
   出回路と、この複数個のローカルアドレス遷移検出回路
   の出力がそれぞれのゲートに対応して与えられ、それぞ
   れのソースが接地電位に接続され、それぞれのドレイン
   が共通に接続された複数個の駆動用の第１導電型のＭＯ
   Ｓトランジスタと、この複数個の駆動用のＭＯＳトラン
   ジスタのドレイン共通点にドレインが接続されると共に
   ゲートが接地電位に接続されて上記複数個の駆動用のＭ
   ＯＳトランジスタと共にワイヤードノア回路を形成する
   負荷用の第２導電型のＭＯＳトランジスタと、この負荷
   用のＭＯＳトランジスタのソースに、電源電圧が高いほ
   どあるいは／および周囲温度が低いほど低くなるように
   制御された電源電圧を与える電源回路とを具備してなる
   ことを特徴とする半導体メモリ。