JPH04103136A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH04103136A JPH04103136A JP22150390A JP22150390A JPH04103136A JP H04103136 A JPH04103136 A JP H04103136A JP 22150390 A JP22150390 A JP 22150390A JP 22150390 A JP22150390 A JP 22150390A JP H04103136 A JPH04103136 A JP H04103136A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＧａＡｓ又はＩｎＧａＡｓをチャネルに用い
た電界効果トランジスタの構造に関する。
た電界効果トランジスタの構造に関する。
（従来の技術）
ＧａＡｓはＳｉと比較した場合、電子の移動度が大きい
こと等からＳｉをしのぐ超高速デバイスの材料としてこ
れまで盛んに研究開発されてきた。、実用的にもショッ
トキー電極を用いたメタル・セミコンダクタ型電界効果
トランジスタ（ＭＥＳＦＥＴ）は、マイクロ波帯の増幅
素子として実際に用いらてれてきた。
こと等からＳｉをしのぐ超高速デバイスの材料としてこ
れまで盛んに研究開発されてきた。、実用的にもショッ
トキー電極を用いたメタル・セミコンダクタ型電界効果
トランジスタ（ＭＥＳＦＥＴ）は、マイクロ波帯の増幅
素子として実際に用いらてれてきた。
ところで従来のＧａＡｓ ＭＥＳＦＥＴは、ソースとド
レイン領域にマスクを施し、ゲート近辺を一段エッチン
グにより掘り込んだリセス構造を採用している場合が多
い。この−段のリセス構造では、ソース抵抗やドレイン
抵抗は下げられるものの、リセスエツジでの電界集中が
起こる等、デバイスの高耐圧化や高周波での高性能化に
制約が多い。そこで、ゲート近辺のリセス構造を内側に
向って多段階エツチングしたリセス構造が特開平２−３
９３８号公報に記載されている。この構造により、高耐
圧でかつ高高率なデバイスの実現が模索されている。し
かしながら、この多段階リセス構造ＭＥＳＦＥＴにおい
ても、多段階にエツチングされたチャネルが表面に露出
しており、表面欠陥準位の充放電に伴う特性の悪化を防
ぐことはできなかった。この表面欠陥準位の効果を抑え
る構造とし、ｎ形ＧａＡｓチャネルの上に不純物無添加
のＡｌＧａＡｓを設けた構造が提案された。（インステ
ィチュートオブフイジックスコンファレンスシリーズナ
ンバー６３＝チャプター７（Ｐａｐｅｒ ｐｒｅｓｅｎ
ｔｅｄ ａｔ Ｉｎｔ、 Ｓｙｍｐ、 ＧａＡｓ ａｎ
ｄ ＲｅｌａｔｅｄＣｏｍｐｏｕｎｄｓ、 Ｊａｐａｎ
（１９８１）３２３））この構造によれば、表面欠陥
準位の充放電に伴う悪化を防ぐことはできるものの、例
えば多段階のリセス構造で期待される効果、即ち電界集
中の緩和等の長所は活用できない。
レイン領域にマスクを施し、ゲート近辺を一段エッチン
グにより掘り込んだリセス構造を採用している場合が多
い。この−段のリセス構造では、ソース抵抗やドレイン
抵抗は下げられるものの、リセスエツジでの電界集中が
起こる等、デバイスの高耐圧化や高周波での高性能化に
制約が多い。そこで、ゲート近辺のリセス構造を内側に
向って多段階エツチングしたリセス構造が特開平２−３
９３８号公報に記載されている。この構造により、高耐
圧でかつ高高率なデバイスの実現が模索されている。し
かしながら、この多段階リセス構造ＭＥＳＦＥＴにおい
ても、多段階にエツチングされたチャネルが表面に露出
しており、表面欠陥準位の充放電に伴う特性の悪化を防
ぐことはできなかった。この表面欠陥準位の効果を抑え
る構造とし、ｎ形ＧａＡｓチャネルの上に不純物無添加
のＡｌＧａＡｓを設けた構造が提案された。（インステ
ィチュートオブフイジックスコンファレンスシリーズナ
ンバー６３＝チャプター７（Ｐａｐｅｒ ｐｒｅｓｅｎ
ｔｅｄ ａｔ Ｉｎｔ、 Ｓｙｍｐ、 ＧａＡｓ ａｎ
ｄ ＲｅｌａｔｅｄＣｏｍｐｏｕｎｄｓ、 Ｊａｐａｎ
（１９８１）３２３））この構造によれば、表面欠陥
準位の充放電に伴う悪化を防ぐことはできるものの、例
えば多段階のリセス構造で期待される効果、即ち電界集
中の緩和等の長所は活用できない。
（発明が解決しようとする課題）
上記のように、従来の多段階リセス構造ＭＥＳＦＥＴに
おいては、電界集中の緩和等の効果により高耐圧かつ高
効率なデバイスの実現が期待されてはいるが、多段階に
エツチングされたチャネルが表面に露出していることか
ら、表面欠陥準位の充放電に伴う特性の悪化を防ぐこと
はできなｌ、）とν）う問題点を有していた。またこの
表面欠陥準位の効果を抑える構造とし、ｎ形ＧａＡｓチ
ャネルの上に不純物無添加のＧａＡｓを設けた構造が提
案されたが、この構造は、多段階リセス構造ＭＥＳＦＥ
Ｔで期待される効果、即ち電界集中の緩和等の長所は活
用できないという問題点を有していた。
おいては、電界集中の緩和等の効果により高耐圧かつ高
効率なデバイスの実現が期待されてはいるが、多段階に
エツチングされたチャネルが表面に露出していることか
ら、表面欠陥準位の充放電に伴う特性の悪化を防ぐこと
はできなｌ、）とν）う問題点を有していた。またこの
表面欠陥準位の効果を抑える構造とし、ｎ形ＧａＡｓチ
ャネルの上に不純物無添加のＧａＡｓを設けた構造が提
案されたが、この構造は、多段階リセス構造ＭＥＳＦＥ
Ｔで期待される効果、即ち電界集中の緩和等の長所は活
用できないという問題点を有していた。
本発明は、かかるすべての問題を解決するためになされ
たもので、即ち、ＧａＡｓ又はＩｎＧａＡｓをチャネル
に用いた電界効果トランジスタにおいて、高耐圧かつ高
効率、しかも表面欠陥準位の影響を受けない電界効果ト
ランジスタを得ることを目的とする。
たもので、即ち、ＧａＡｓ又はＩｎＧａＡｓをチャネル
に用いた電界効果トランジスタにおいて、高耐圧かつ高
効率、しかも表面欠陥準位の影響を受けない電界効果ト
ランジスタを得ることを目的とする。
（課題を解決するための手段）
本発明の電界効果トランジスタは、ｎ形ＧａＡｓチャネ
ル層又はｎ形チャネル層上に不純物無添加ＧａＡｓ層又
は不純物無添加ＡｌＧａＡｓ層を配したウェハを用いて
作製する電界効果トランジスタにおいて、ゲート電極は
前記無添加ＧａＡｓ層又は無添加Ａ１ＧａＡｓ層を完全
に掘り込むことによりｎ形ＧａＡｓチャネル層又はｎ形
ＩｎＧａＡｓチャネル層上に形成し、さらに無添加Ｇａ
Ａｓ層又は無添加ＡｌＧａＡｓ層をソース及びドレイン
電極からゲート電極に向って深くなるようにリセスエッ
チングした構造を有することを特徴とする。
ル層又はｎ形チャネル層上に不純物無添加ＧａＡｓ層又
は不純物無添加ＡｌＧａＡｓ層を配したウェハを用いて
作製する電界効果トランジスタにおいて、ゲート電極は
前記無添加ＧａＡｓ層又は無添加Ａ１ＧａＡｓ層を完全
に掘り込むことによりｎ形ＧａＡｓチャネル層又はｎ形
ＩｎＧａＡｓチャネル層上に形成し、さらに無添加Ｇａ
Ａｓ層又は無添加ＡｌＧａＡｓ層をソース及びドレイン
電極からゲート電極に向って深くなるようにリセスエッ
チングした構造を有することを特徴とする。
また本発明は、ｎ形ＧａＡｓチャネル層又はｎ形ＩｎＧ
ａＡｓチャネル層上に無添加ＧａＡｓ層又は無添加Ａｌ
ＧａＡｓ層を配したウェハを用いて作製する電界効果ト
ランジスタにおいて、ゲート電極金属は無添加ＧａＡｓ
層又は無添加ＡｌＧａＡｓ層を掘り込み、しかも無添加
ＧａＡｓ層又は無添加ＡｌＧａＡｓ層を残した上に形成
し、さらに無添加ＧａＡｓ層又は無添加ＡｌＧａＡｓ層
をソース及びドレイン電極からゲート電極に向かって深
くなるようにリセスエッチングした構造を有することを
特徴とする。
ａＡｓチャネル層上に無添加ＧａＡｓ層又は無添加Ａｌ
ＧａＡｓ層を配したウェハを用いて作製する電界効果ト
ランジスタにおいて、ゲート電極金属は無添加ＧａＡｓ
層又は無添加ＡｌＧａＡｓ層を掘り込み、しかも無添加
ＧａＡｓ層又は無添加ＡｌＧａＡｓ層を残した上に形成
し、さらに無添加ＧａＡｓ層又は無添加ＡｌＧａＡｓ層
をソース及びドレイン電極からゲート電極に向かって深
くなるようにリセスエッチングした構造を有することを
特徴とする。
あるいは、ｎ形ＧａＡｓチャネル層又はｎ形ＩｎＧａＡ
ｓチャネル層上に無添加ＧａＡｓ層又は無添加ＡｌＧａ
Ａｓ層を配したウェハを用いて作製する電界効果トラン
ジスタにおいて、ゲート電極金属は無添加ＧａＡｓ層又
は無添加ＡｌＧａＡｓ層及びｎ形ＧａＡｓチャネル層又
はｎ形ＩｎＧａＡｓチャネル層を掘り込み、しかもｎ形
ＧａＡｓチャネル層又はｎ形ＩｎＧａＡｓチャネル層の
上に形成し、さらに無添加ＧａＡｓ層又は無添加ＡｌＧ
ａＡｓ層をソース及びドレイン電極からゲート電極に向
って深くなるようにリセスエッチングした構造を有する
ことを特徴とする。
ｓチャネル層上に無添加ＧａＡｓ層又は無添加ＡｌＧａ
Ａｓ層を配したウェハを用いて作製する電界効果トラン
ジスタにおいて、ゲート電極金属は無添加ＧａＡｓ層又
は無添加ＡｌＧａＡｓ層及びｎ形ＧａＡｓチャネル層又
はｎ形ＩｎＧａＡｓチャネル層を掘り込み、しかもｎ形
ＧａＡｓチャネル層又はｎ形ＩｎＧａＡｓチャネル層の
上に形成し、さらに無添加ＧａＡｓ層又は無添加ＡｌＧ
ａＡｓ層をソース及びドレイン電極からゲート電極に向
って深くなるようにリセスエッチングした構造を有する
ことを特徴とする。
（作用）
本発明により、高耐圧かつ高効率、しかも表面欠陥準位
の影響を受けにくい電界効果トランジスタが得られる理
由を説明する。まずはｎ形ＧａＡｓチャネル層又はｎ形
ＩｎＧａＡｓチャネル層上のソース・ゲート間及びゲー
ト・ドレイン間に設ける無添加のＧａＡｓまたはＡｌＧ
ａＡｓ層の効果について説明する。ＧａＡｓやＡｌＧａ
Ａｓの表面では、表面欠陥により、禁制帯の中央付近に
濃度の高い準位が形成される。これにより、チャネルが
表面に露出した通常の電界効果トランジスタでは、印加
したバイアスの変調に伴い、表面準位が充放電し、チャ
ネル層に延びている表面空乏層が変調される。
の影響を受けにくい電界効果トランジスタが得られる理
由を説明する。まずはｎ形ＧａＡｓチャネル層又はｎ形
ＩｎＧａＡｓチャネル層上のソース・ゲート間及びゲー
ト・ドレイン間に設ける無添加のＧａＡｓまたはＡｌＧ
ａＡｓ層の効果について説明する。ＧａＡｓやＡｌＧａ
Ａｓの表面では、表面欠陥により、禁制帯の中央付近に
濃度の高い準位が形成される。これにより、チャネルが
表面に露出した通常の電界効果トランジスタでは、印加
したバイアスの変調に伴い、表面準位が充放電し、チャ
ネル層に延びている表面空乏層が変調される。
従って、表面電位が高く変化した場合は、チャネル層内
に深く表面空乏層が延びチャネルが狭くなることにより
効率やパワー特性の悪化を引き起こす。一方、チャネル
層上に不純物無添加（以下無添加と略す）のＧａＡｓ層
またはＡｌＧａＡｓ層を有する電界効果トランジスタで
は、たとえ表面電位が表面欠陥準位の充放電等により変
化したとしても、電位が変化した分は、無添加のＧａＡ
ｓ層またはＡｌＧａＡｓ層がその電位をほとんど消費し
てくれるので、チャネル層に電位の変化はほとんど及ば
ない。
に深く表面空乏層が延びチャネルが狭くなることにより
効率やパワー特性の悪化を引き起こす。一方、チャネル
層上に不純物無添加（以下無添加と略す）のＧａＡｓ層
またはＡｌＧａＡｓ層を有する電界効果トランジスタで
は、たとえ表面電位が表面欠陥準位の充放電等により変
化したとしても、電位が変化した分は、無添加のＧａＡ
ｓ層またはＡｌＧａＡｓ層がその電位をほとんど消費し
てくれるので、チャネル層に電位の変化はほとんど及ば
ない。
従って、チャネル層上に無添加のＧａＡｓ層またはＡｌ
ＧａＡｓ層を有する電界効果トランジスタでは、無添加
のＧａＡｓ層またはＡｌＧａＡｓ層を有しない通常のＭ
ＥＳＦＥＴで見られたような、チャネルが狭くなること
によりもたらされた効率やパワー特性の悪化等はほとん
ど見られない。
ＧａＡｓ層を有する電界効果トランジスタでは、無添加
のＧａＡｓ層またはＡｌＧａＡｓ層を有しない通常のＭ
ＥＳＦＥＴで見られたような、チャネルが狭くなること
によりもたらされた効率やパワー特性の悪化等はほとん
ど見られない。
しかしながら、このｎ形ＧａＡｓチャネル層又はｎ形１
ｎＧａＡｓチャネル層上のソース・ゲート間及びゲート
、ドレイン間に無添加のＧａＡｓまたはＡｌＧａＡｓ層
を設けた電界効果トランジスタ構造では、ゲートの周り
のソース・ゲート領域やゲート・ドレイン領域の電子濃
度を自由に設計することができなかった。
ｎＧａＡｓチャネル層上のソース・ゲート間及びゲート
、ドレイン間に無添加のＧａＡｓまたはＡｌＧａＡｓ層
を設けた電界効果トランジスタ構造では、ゲートの周り
のソース・ゲート領域やゲート・ドレイン領域の電子濃
度を自由に設計することができなかった。
従って、デバイス設計は複雑であり、高耐圧でかつ高効
率なデバイスの実現は困難であった。本発明では、この
ソース・ゲート間及びゲート・ドレイン間に設けた無添
加のＧａＡｓまたはＡｌＧａＡｓ層を多段階にリセスエ
ッチングすることにより、この欠点を克服している。次
にこの理由について示す。先にも示したように、ＧａＡ
ｓやＡｌＧａＡｓの表面では、表面欠陥により禁制帯の
中央付近に濃度の高い準位が形成される為、ＧａＡｓや
ＡｌＧａＡｓの表面電位は禁制帯の中央付近に固定され
がちである。例えばＧａＡｓの場合は約０．８ｅＶであ
るが、この表面電位０．８ｅＶは、ｎ形チャネルに対し
ては表面空乏層を形成する原因となる。無添加層がチャ
ネルの上にある場合は、この表面電位０．８ｅＶは空乏
化した無添加層とチャネルにのびた空乏層で消費される
ことになる。従って無添加層が厚い場合は、そのほとん
どが空乏化した無添加層で消費され、無添加層が薄い場
合は、チャネルに延びた空乏層で消費される。従って、
本発明のソース・ゲート間及びゲート・ドレイン間に設
けた無添加のＧａＡｓまたはＡｌＧａＡｓ層を多段階に
リセスエッチングし、ソース・ゲート間及びゲート・ド
レイン間の無添加のＧａＡｓまたはＡｌＧａＡｓ層の厚
さが、ソースやドレインからゲートに向かって段階的に
薄くした構造では、チャネルの電子濃度をゲート周辺で
は低く、ゲートから離れるに従って段階的に高くするこ
とができる。従って、ソース抵抗やドレイン抵抗を下げ
ることができるばかりではなく、表面の効果を抑えたう
えで、高効率かつ高耐圧なデバイスが実現可能である。
率なデバイスの実現は困難であった。本発明では、この
ソース・ゲート間及びゲート・ドレイン間に設けた無添
加のＧａＡｓまたはＡｌＧａＡｓ層を多段階にリセスエ
ッチングすることにより、この欠点を克服している。次
にこの理由について示す。先にも示したように、ＧａＡ
ｓやＡｌＧａＡｓの表面では、表面欠陥により禁制帯の
中央付近に濃度の高い準位が形成される為、ＧａＡｓや
ＡｌＧａＡｓの表面電位は禁制帯の中央付近に固定され
がちである。例えばＧａＡｓの場合は約０．８ｅＶであ
るが、この表面電位０．８ｅＶは、ｎ形チャネルに対し
ては表面空乏層を形成する原因となる。無添加層がチャ
ネルの上にある場合は、この表面電位０．８ｅＶは空乏
化した無添加層とチャネルにのびた空乏層で消費される
ことになる。従って無添加層が厚い場合は、そのほとん
どが空乏化した無添加層で消費され、無添加層が薄い場
合は、チャネルに延びた空乏層で消費される。従って、
本発明のソース・ゲート間及びゲート・ドレイン間に設
けた無添加のＧａＡｓまたはＡｌＧａＡｓ層を多段階に
リセスエッチングし、ソース・ゲート間及びゲート・ド
レイン間の無添加のＧａＡｓまたはＡｌＧａＡｓ層の厚
さが、ソースやドレインからゲートに向かって段階的に
薄くした構造では、チャネルの電子濃度をゲート周辺で
は低く、ゲートから離れるに従って段階的に高くするこ
とができる。従って、ソース抵抗やドレイン抵抗を下げ
ることができるばかりではなく、表面の効果を抑えたう
えで、高効率かつ高耐圧なデバイスが実現可能である。
最後にゲートの埋め込み深さによる付加的に得られる効
果について説明する。特許請求の範囲１に示した構造の
場合、即ち無添加のＧａＡｓまたはＡｌＧａＡｓ層を掘
り込んでｎ形ＧａＡｓチャネル層又はｎ形ＩｎＧａＡｓ
チャネル層上にゲートを形成した場合は、これまで示し
た効果のすべてが得られる。次に特許請求の範囲２に示
した構造の場合、即ち無添加のＧａＡｓまたはＡｌＧａ
Ａｓ層を完全に掘り込まず、ゲートは無添加のＧａＡｓ
またはＡｌＧａＡｓ層上に形成した場合は、これまで示
した効果のすべてに加えて、無添加層がゲートとチャネ
ルの間にはさまったことにより、ゲート・ドレインの耐
圧が向上する。また特許請求の範囲３に示した構造の場
合、即ち無添加のＧａ・ＡｓまたはＡｌＧａＡｓ層は完
全に掘り込み、引き続いてｎ形ＧａＡｓチャネル層又は
ｎ形ＩｎＧａＡｓチャネル層をも掘り込み、ゲートはｎ
形ＧａＡｓチャネル層又はｎ形ＩｎＧａＡｓチャネル層
上に形成した場合は、特許請求の範囲１に示した構造で
得られる効果のすべてに加えて、ゲート周辺での電子濃
度が特許請求の範囲１に示した構造より高いことから、
より高効率で高出力のデバイスが実現可能になる。
果について説明する。特許請求の範囲１に示した構造の
場合、即ち無添加のＧａＡｓまたはＡｌＧａＡｓ層を掘
り込んでｎ形ＧａＡｓチャネル層又はｎ形ＩｎＧａＡｓ
チャネル層上にゲートを形成した場合は、これまで示し
た効果のすべてが得られる。次に特許請求の範囲２に示
した構造の場合、即ち無添加のＧａＡｓまたはＡｌＧａ
Ａｓ層を完全に掘り込まず、ゲートは無添加のＧａＡｓ
またはＡｌＧａＡｓ層上に形成した場合は、これまで示
した効果のすべてに加えて、無添加層がゲートとチャネ
ルの間にはさまったことにより、ゲート・ドレインの耐
圧が向上する。また特許請求の範囲３に示した構造の場
合、即ち無添加のＧａ・ＡｓまたはＡｌＧａＡｓ層は完
全に掘り込み、引き続いてｎ形ＧａＡｓチャネル層又は
ｎ形ＩｎＧａＡｓチャネル層をも掘り込み、ゲートはｎ
形ＧａＡｓチャネル層又はｎ形ＩｎＧａＡｓチャネル層
上に形成した場合は、特許請求の範囲１に示した構造で
得られる効果のすべてに加えて、ゲート周辺での電子濃
度が特許請求の範囲１に示した構造より高いことから、
より高効率で高出力のデバイスが実現可能になる。
（実施例）
第１図は、請求項１の本発明の一実施例のＧａＡｓＭＥ
ＳＦＥＴの断面図である。このＧａＡｓ ＭＥＳＦＥＴ
用のウェハは、分子線成長法により半絶縁性のＧａＡｓ
基板上に６００°Ｃで作製した。構造は、高抵抗ＧａＡ
ｓ基板１１上にバッファ層として厚さ５０００人の１−
ＧａＡｓ層１２及び２０００人の１−Ａｌｏ ３Ｇａｏ
、７Ａｓ層１３を設け、その上に電子濃度３Ｘ１０ ａ
ｍ 、厚さ１２００人の動作層のｎ。
ＳＦＥＴの断面図である。このＧａＡｓ ＭＥＳＦＥＴ
用のウェハは、分子線成長法により半絶縁性のＧａＡｓ
基板上に６００°Ｃで作製した。構造は、高抵抗ＧａＡ
ｓ基板１１上にバッファ層として厚さ５０００人の１−
ＧａＡｓ層１２及び２０００人の１−Ａｌｏ ３Ｇａｏ
、７Ａｓ層１３を設け、その上に電子濃度３Ｘ１０ ａ
ｍ 、厚さ１２００人の動作層のｎ。
ＧａＡｓ層１４、さらにその上に本発明の特徴である多
段階にゲートの周りをリセスエッチングした１−ＧａＡ
ｓ層１５、その上にコンタクト抵抗を下げる為のｎ−Ｇ
ａＡｓ層１６及びそれぞれソースとドレインコンタクト
用のオーミック金属１７を設けたものである。ゲート金
属１８は、多段階にリセスエッチングを施した１−Ｇａ
Ａｓ層１５を掘りぬいて、チャネル層であるｎ−ＧａＡ
ｓ層１４の上に形成されている。このＧａＡｓＭＥＳＦ
ＥＴを作成するプロセスでポイントとなるプロセスは、
１−ＧａＡｓ層１５を多段階にリセスエッチングするこ
ととゲート金属１８を１−ＧａＡｓ層１５を掘りぬいて
、チャネル層であるｎ−ＧａＡｓ層１４の上に形成する
２箇所である。これらのプロセスは、一連のＳｉＯ□ス
ペーサ層とホトレジスト技術を用いたプロセスにより行
なった。即ち、まず、プレーナ状のエピタキシャル基板
上に８１０２スペ一サ層を形成し、その上にホトレジス
ト技術を用いて不要なｎ −ＧａＡｓ層１６を除去する
為のマスクを形成し、まず５１０２スペ一サ層をエツチ
ングした後にｎ −ＧａＡｓ層１６を硫酸系のエッチャ
ントでエツチングした。その後は、同様に８１０２スペ
一サ層とホトレジスト技術を用いて一段ずつ１−ＧａＡ
ｓ層１５をエツチングして最終的には１−ＧａＡｓ層１
５をちょうど掘りぬいて、Ｔｉ／Ｐｔ／Ａｕを蒸着し、
リフトオフ法によりゲート金属１８を形成した。５１０
２スペ一サ層を用いることにより、非常にきれいなエツ
チングが可能であった。作製したＧａＡｓ ＭＥＳＦＥ
Ｔのゲート長は約１μｍであり、デバイス特性としては
、１０ＧＨｚ、 ドレインバイアス９ｖにおいて、電
力利得７．０ｄＢ、電力負荷効率５２％が得られた。ま
た、ゲート・ドレイン耐圧は、２５Ｖであった。ゲート
要約１．ａｍの通常構造ＭＥＳＦＥＴでは、電力負荷効
率はせいぜい４０％程度、またゲート・ドレイン耐圧も
２０Ｖ程度であることから、本発明により優れた特性が
実現できることが確認できた。
段階にゲートの周りをリセスエッチングした１−ＧａＡ
ｓ層１５、その上にコンタクト抵抗を下げる為のｎ−Ｇ
ａＡｓ層１６及びそれぞれソースとドレインコンタクト
用のオーミック金属１７を設けたものである。ゲート金
属１８は、多段階にリセスエッチングを施した１−Ｇａ
Ａｓ層１５を掘りぬいて、チャネル層であるｎ−ＧａＡ
ｓ層１４の上に形成されている。このＧａＡｓＭＥＳＦ
ＥＴを作成するプロセスでポイントとなるプロセスは、
１−ＧａＡｓ層１５を多段階にリセスエッチングするこ
ととゲート金属１８を１−ＧａＡｓ層１５を掘りぬいて
、チャネル層であるｎ−ＧａＡｓ層１４の上に形成する
２箇所である。これらのプロセスは、一連のＳｉＯ□ス
ペーサ層とホトレジスト技術を用いたプロセスにより行
なった。即ち、まず、プレーナ状のエピタキシャル基板
上に８１０２スペ一サ層を形成し、その上にホトレジス
ト技術を用いて不要なｎ −ＧａＡｓ層１６を除去する
為のマスクを形成し、まず５１０２スペ一サ層をエツチ
ングした後にｎ −ＧａＡｓ層１６を硫酸系のエッチャ
ントでエツチングした。その後は、同様に８１０２スペ
一サ層とホトレジスト技術を用いて一段ずつ１−ＧａＡ
ｓ層１５をエツチングして最終的には１−ＧａＡｓ層１
５をちょうど掘りぬいて、Ｔｉ／Ｐｔ／Ａｕを蒸着し、
リフトオフ法によりゲート金属１８を形成した。５１０
２スペ一サ層を用いることにより、非常にきれいなエツ
チングが可能であった。作製したＧａＡｓ ＭＥＳＦＥ
Ｔのゲート長は約１μｍであり、デバイス特性としては
、１０ＧＨｚ、 ドレインバイアス９ｖにおいて、電
力利得７．０ｄＢ、電力負荷効率５２％が得られた。ま
た、ゲート・ドレイン耐圧は、２５Ｖであった。ゲート
要約１．ａｍの通常構造ＭＥＳＦＥＴでは、電力負荷効
率はせいぜい４０％程度、またゲート・ドレイン耐圧も
２０Ｖ程度であることから、本発明により優れた特性が
実現できることが確認できた。
第２図は、第２の実施例を示すもので、請求項２の本発
明の電界効果トランジスタの断面図である。
明の電界効果トランジスタの断面図である。
この電界効果トランジスタ用のウェハは、分子線成長法
により半絶縁性のＧａＡｓ基板上に６００°Ｃで作製し
た。構造は、高抵抗ＧａＡｓ基板２１上にバッファ層と
して５０００人の１−ＧａＡｓ層２２及び厚さ７００人
、電子濃度３．５Ｘ１０ ｃｍ のｎ−ＧａＡｓ層２
３を設け、その上に電子濃度３．５Ｘ１０ ｃｍ 、
厚さ２００人のｎ−Ｉｎ、１Ｇａｏ９Ａｓ層２４、さら
にその上に本発明の特徴である多段階にゲートの周りを
リセスエッチングした１−ＧａＡｓ層２５、その上にコ
ンタクト抵抗を下げる為のｎ−ＧａＡｓ層２６及びそれ
ぞれソースとドレインコンタクト用のオーミック金属２
７を設けたものである。
により半絶縁性のＧａＡｓ基板上に６００°Ｃで作製し
た。構造は、高抵抗ＧａＡｓ基板２１上にバッファ層と
して５０００人の１−ＧａＡｓ層２２及び厚さ７００人
、電子濃度３．５Ｘ１０ ｃｍ のｎ−ＧａＡｓ層２
３を設け、その上に電子濃度３．５Ｘ１０ ｃｍ 、
厚さ２００人のｎ−Ｉｎ、１Ｇａｏ９Ａｓ層２４、さら
にその上に本発明の特徴である多段階にゲートの周りを
リセスエッチングした１−ＧａＡｓ層２５、その上にコ
ンタクト抵抗を下げる為のｎ−ＧａＡｓ層２６及びそれ
ぞれソースとドレインコンタクト用のオーミック金属２
７を設けたものである。
ゲート金属２８は、多段階にリセスエッチングを施した
１−ＧａＡｓ層２５を掘り込み、しかも３００人残した
１−ＧａＡｓ層２５の上に形成されている。この電界効
果トランジスタを作製するプロセスでポイントとなるプ
ロセスは、１−ＧａＡｓ層２５を多段階にリセスエッチ
ングすることとゲート金属２８を１−ＧａＡｓ層２５を
掘り込み、しかも３００人程度残した１−ＧａＡｓ層２
５上に形成する２点である。これらのプロセスは、前述
の第１の実施例で示した一連の８１０２スペ一サ層とホ
トレジスト技術を用いたプロセスにより行なった。作製
した電界効果トランジスタのゲート長は約１μｍであり
、デバイス特性としては、１０ＧＨｚ、ドレインバイア
ス９■において、電力利得６．８ｄＢ、電力負荷効率４
８％が得られた。また、ゲート・ドレイン耐圧は、３５
Ｖであった。ゲート要約１４ｍの通常構造ＭＥＳＦＥＴ
では、電力負荷効率はせいぜい４０％程度、またゲート
ドレイン耐圧も２０Ｖ程度であることから、本発明によ
り優れた特性が実現できることが確認できた。特に、高
いゲート・ドレイン耐圧が得られたことを特筆できる。
１−ＧａＡｓ層２５を掘り込み、しかも３００人残した
１−ＧａＡｓ層２５の上に形成されている。この電界効
果トランジスタを作製するプロセスでポイントとなるプ
ロセスは、１−ＧａＡｓ層２５を多段階にリセスエッチ
ングすることとゲート金属２８を１−ＧａＡｓ層２５を
掘り込み、しかも３００人程度残した１−ＧａＡｓ層２
５上に形成する２点である。これらのプロセスは、前述
の第１の実施例で示した一連の８１０２スペ一サ層とホ
トレジスト技術を用いたプロセスにより行なった。作製
した電界効果トランジスタのゲート長は約１μｍであり
、デバイス特性としては、１０ＧＨｚ、ドレインバイア
ス９■において、電力利得６．８ｄＢ、電力負荷効率４
８％が得られた。また、ゲート・ドレイン耐圧は、３５
Ｖであった。ゲート要約１４ｍの通常構造ＭＥＳＦＥＴ
では、電力負荷効率はせいぜい４０％程度、またゲート
ドレイン耐圧も２０Ｖ程度であることから、本発明によ
り優れた特性が実現できることが確認できた。特に、高
いゲート・ドレイン耐圧が得られたことを特筆できる。
第３図は、特許請求の範囲３で示された本発明の一実施
例の電界効果トランジスタの断面図である。この電界効
果トランジスタ用のウェハは、分子線成長法により半絶
縁性のＧａＡｓ基板上に６００°Ｃで作製した。構造は
、高抵抗ＧａＡｓ基板３１上にバッファ層として厚さ５
０００人の１−ＧａＡｓ層３２及び厚さ度３．５Ｘ１０
ａｍ 、厚さ１２００人のチャネル層であるｎ−Ｇ
ａＡｓ層３４、さらにその上に本発明の特徴である多段
階にゲートの周りをリセスエッチングした１−ＧａＡｓ
層３５、その上にコンタクト抵抗を下げる為の＋ ｎ−ＧａＡｓ層３６及びそれぞれソースとドレインコン
タクト用のオーミック金属３７を設けたものである。ゲ
ート金属３８は、多段階にリセスエッチングを施した１
−ＧａＡｓ層３５のすべてとｎ−ＧａＡｓ層３４の２０
０人を掘り込み、従って１０００人残されたｎ−ＧａＡ
ｓ層３４の上に形成されている。この電界効果ｌ・ラン
ジスタを作製する上でポイントとなるプロセスは、ｉ。
例の電界効果トランジスタの断面図である。この電界効
果トランジスタ用のウェハは、分子線成長法により半絶
縁性のＧａＡｓ基板上に６００°Ｃで作製した。構造は
、高抵抗ＧａＡｓ基板３１上にバッファ層として厚さ５
０００人の１−ＧａＡｓ層３２及び厚さ度３．５Ｘ１０
ａｍ 、厚さ１２００人のチャネル層であるｎ−Ｇ
ａＡｓ層３４、さらにその上に本発明の特徴である多段
階にゲートの周りをリセスエッチングした１−ＧａＡｓ
層３５、その上にコンタクト抵抗を下げる為の＋ ｎ−ＧａＡｓ層３６及びそれぞれソースとドレインコン
タクト用のオーミック金属３７を設けたものである。ゲ
ート金属３８は、多段階にリセスエッチングを施した１
−ＧａＡｓ層３５のすべてとｎ−ＧａＡｓ層３４の２０
０人を掘り込み、従って１０００人残されたｎ−ＧａＡ
ｓ層３４の上に形成されている。この電界効果ｌ・ラン
ジスタを作製する上でポイントとなるプロセスは、ｉ。
ＧａＡｓ層３５を多段階にリセスエッチングすることと
ゲート金属３８を１−ＧａＡｓ層３５を完全に掘り込み
、しかも２００人だけｎ−ＧａＡｓ層３４をエツチング
した上に形成する２箇所である。これらのプロセスは、
第１の実施例で示した一連のＳｉＯスペーサ層とホトレ
ジスト技術を用いたプロセスにより行なった。作製した
電界効果トランジスタのゲート長は約１□ｍであり、デ
バイス特性としては、１０ＧＨｚ、ドレインバイアス９
■において、電力利得７．３ｄＢ、電力負荷効率５５％
が得られた。また、ゲートドレイン耐圧は、２２Ｖであ
った。ゲート要約１□ｍの通常構造ＭＥＳＦＥＴでは、
電力負荷効率はせいぜい４０％程度であることから、本
発明により効率の高いデバイスが実現できることが確認
できた。
ゲート金属３８を１−ＧａＡｓ層３５を完全に掘り込み
、しかも２００人だけｎ−ＧａＡｓ層３４をエツチング
した上に形成する２箇所である。これらのプロセスは、
第１の実施例で示した一連のＳｉＯスペーサ層とホトレ
ジスト技術を用いたプロセスにより行なった。作製した
電界効果トランジスタのゲート長は約１□ｍであり、デ
バイス特性としては、１０ＧＨｚ、ドレインバイアス９
■において、電力利得７．３ｄＢ、電力負荷効率５５％
が得られた。また、ゲートドレイン耐圧は、２２Ｖであ
った。ゲート要約１□ｍの通常構造ＭＥＳＦＥＴでは、
電力負荷効率はせいぜい４０％程度であることから、本
発明により効率の高いデバイスが実現できることが確認
できた。
また本発明の第１〜第３の実施例では、多段階にリセス
エッチングを施したのは、１−ＧａＡｓ層であったが、
各実施例においてこれを１−ＡＩＧａＡｓ層に代えても
同様な効果が得られることは明らかである。
エッチングを施したのは、１−ＧａＡｓ層であったが、
各実施例においてこれを１−ＡＩＧａＡｓ層に代えても
同様な効果が得られることは明らかである。
特に、１−ＡＩＧａＡｓ層を使用すれば、本発明の特許
請求の範囲２で示した構造では、ゲート・ドレイン耐圧
がより向上する。
請求の範囲２で示した構造では、ゲート・ドレイン耐圧
がより向上する。
（発明の効果）
以上のように本発明によれば、高出力で高効率かつ高耐
圧、しかも表面準位の充放電等による効果がチャネルに
及ばない電界効果トランジスタが得られる。
圧、しかも表面準位の充放電等による効果がチャネルに
及ばない電界効果トランジスタが得られる。
第１図は、本発明による特許請求の範囲１で示された構
造の一実施例のＧａＡｓ ＭＥＳＦＥＴの断面図、第２
図は、特許請求の範囲２で示された構造の電界効果トラ
ンジスタの断面図、第３図は、特許請求の範囲３の電界
効果トランジスタの断面図である。 図において、１１・・・高抵抗ＧａＡｓ基板、１２・１
−ＧａＡｓ層、１３・１−ＡＩ、３Ｇａｏ７Ａｓ層、１
４−ｎ−ＧａＡｓ層、１５”−１−ＧａＡｓ層、１６−
ｎ−ＧａＡｓ層、１７−・・オーミック金属、１８−・
・ゲート金属、２１−・・高抵抗ＧａＡｓ基板、２２−
ｉ−ＧａＡｓ層、２３・ｎ−ＧａＡｓ層、２４−ｎ−Ｉ
ｎｏ、１Ｇａ、、Ａｓ層、２５−ｉ−ＧａＡｓ層、２６
−ｎ−ＧａＡｓ層、２７・・・オーミック金属、２８−
・・ゲート金属、３１−・・高抵抗ＧａＡｓ基板、３２
−ｉ−ＧａＡｓ層、３３−ｉ−ＡＩ。、３Ｇａｏ、７Ａ
ｓ層、３４・ｎ−ＧａＡｓ層、３５−’ｒ−ＧａＡｓ層
、３６−ｎ−ＧａＡｓ層、３７・・・オーミック金属、
３８・・・ゲート金属。
造の一実施例のＧａＡｓ ＭＥＳＦＥＴの断面図、第２
図は、特許請求の範囲２で示された構造の電界効果トラ
ンジスタの断面図、第３図は、特許請求の範囲３の電界
効果トランジスタの断面図である。 図において、１１・・・高抵抗ＧａＡｓ基板、１２・１
−ＧａＡｓ層、１３・１−ＡＩ、３Ｇａｏ７Ａｓ層、１
４−ｎ−ＧａＡｓ層、１５”−１−ＧａＡｓ層、１６−
ｎ−ＧａＡｓ層、１７−・・オーミック金属、１８−・
・ゲート金属、２１−・・高抵抗ＧａＡｓ基板、２２−
ｉ−ＧａＡｓ層、２３・ｎ−ＧａＡｓ層、２４−ｎ−Ｉ
ｎｏ、１Ｇａ、、Ａｓ層、２５−ｉ−ＧａＡｓ層、２６
−ｎ−ＧａＡｓ層、２７・・・オーミック金属、２８−
・・ゲート金属、３１−・・高抵抗ＧａＡｓ基板、３２
−ｉ−ＧａＡｓ層、３３−ｉ−ＡＩ。、３Ｇａｏ、７Ａ
ｓ層、３４・ｎ−ＧａＡｓ層、３５−’ｒ−ＧａＡｓ層
、３６−ｎ−ＧａＡｓ層、３７・・・オーミック金属、
３８・・・ゲート金属。
Claims (1)
- 【特許請求の範囲】 １、ｎ形ＧａＡｓチャネル層又はｎ形ＩｎＧａＡｓチャ
ネル層上に不純物無添加ＧａＡｓ層又は不純物無添加Ａ
ｌＧａＡｓ層を備えた半導体層を有する電界効果トラン
ジスタにおいて、ゲート電極が前記無添加ＧａＡｓ層又
は無添加ＡｌＧａＡｓ層を完全に掘り込むことにより前
記ｎ形ＧａＡｓチャネル層又はｎ形ＩｎＧａＡｓチャネ
ル層上に形成され、さらに無添加ＧａＡｓ層又は無添加
ＡｌＧａＡｓ層がソース及びドレイン電極からゲート電
極に向って深くなるようにリセスエッチングされた構造
を有することを特徴とした電界効果トランジスタ。 ２、ｎ形ＧａＡｓチャネル層又はｎ形ＩｎＧａＡｓチャ
ネル層上に無添加ＧａＡｓ又は無添加ＡｌＧａＡｓ層を
有する電界効果トランジスタにおいて、ゲート電極金属
が前記無添加ＧａＡｓ層又は無添加ＡｌＧａＡｓ層を掘
り込み、しかも無添加ＧａＡｓ層又は無添加ＡｌＧａＡ
ｓ層を残した上に形成され、さらに無添加ＧａＡｓ層又
は無添加ＡｌＧａＡｓ層がソース及びドレイン電極から
ゲート電極に向って深くなるようにリセスエッチングさ
れた構造を有することを特徴とした電界効果トランジス
タ。 ３、ｎ形ＧａＡｓチャネル層又はｎ形ＩｎＧａＡｓチャ
ネル層上に無添加ＧａＡｓ層又は無添加ＡｌＧａＡｓ層
を有する電界効果トランジスタにおいて、ゲート電極金
属は前記無添加ＧａＡｓ層又は無添加ＡｌＧａＡｓ層及
び前記ｎ形ＧａＡｓチャネル層又はｎ形ＩｎＧａＡｓチ
ャネル層を掘り込み、しかもｎ形ＧａＡｓチャネル層又
はｎ形ＩｎＧａＡｓチャネル層の上に形成し、さらに無
添加ＧａＡｓ層又は無添加ＡｌＧａＡｓ層がソース及び
ドレイン電極からゲート電極に向って深くなるようにリ
セスエッチングされた構造を有することを特徴とした電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22150390A JP2626213B2 (ja) | 1990-08-23 | 1990-08-23 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22150390A JP2626213B2 (ja) | 1990-08-23 | 1990-08-23 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04103136A true JPH04103136A (ja) | 1992-04-06 |
| JP2626213B2 JP2626213B2 (ja) | 1997-07-02 |
Family
ID=16767733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22150390A Expired - Lifetime JP2626213B2 (ja) | 1990-08-23 | 1990-08-23 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626213B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0940855A3 (en) * | 1998-03-06 | 1999-09-22 | Nec Corporation | III-V semiconductor heterojunction field effect transistor |
| US7557389B2 (en) | 2006-05-22 | 2009-07-07 | Mitsubishi Electric Corporation | Field-effect transistor |
-
1990
- 1990-08-23 JP JP22150390A patent/JP2626213B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0940855A3 (en) * | 1998-03-06 | 1999-09-22 | Nec Corporation | III-V semiconductor heterojunction field effect transistor |
| US6624440B2 (en) | 1998-03-06 | 2003-09-23 | Nec Corporation | Field effect transistor |
| US7557389B2 (en) | 2006-05-22 | 2009-07-07 | Mitsubishi Electric Corporation | Field-effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2626213B2 (ja) | 1997-07-02 |
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