JPH1098057A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH1098057A JPH1098057A JP8250169A JP25016996A JPH1098057A JP H1098057 A JPH1098057 A JP H1098057A JP 8250169 A JP8250169 A JP 8250169A JP 25016996 A JP25016996 A JP 25016996A JP H1098057 A JPH1098057 A JP H1098057A
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- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 化合物半導体電界効果トランジスタのドレイ
ン耐圧の向上を図る。 【解決手段】 ｎ−ＧａＡｓ基板１を用い、この基板上
にｎ- −ＧａＡｓ層２、ｉ−ＡｌＧａＡｓ層３を順次形
成した後、これらの上にｎ型のトランジスタを形成す
る。そして、ｎ−ＧａＡｓ基板の裏面には、オーミック
電極９を形成し、表側のドレイン電極８と接続する。こ
の構造によると、ドレイン電圧を上昇していった場合、
ドレイン側で電子は基板側にも流れ、ドレイン領域での
電流集中が緩和される。これにより、ドレイン耐圧の向
上を図ることができる。
ン耐圧の向上を図る。 【解決手段】 ｎ−ＧａＡｓ基板１を用い、この基板上
にｎ- −ＧａＡｓ層２、ｉ−ＡｌＧａＡｓ層３を順次形
成した後、これらの上にｎ型のトランジスタを形成す
る。そして、ｎ−ＧａＡｓ基板の裏面には、オーミック
電極９を形成し、表側のドレイン電極８と接続する。こ
の構造によると、ドレイン電圧を上昇していった場合、
ドレイン側で電子は基板側にも流れ、ドレイン領域での
電流集中が緩和される。これにより、ドレイン耐圧の向
上を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ドレイン耐圧を向
上した化合物半導体電界効果トランジスタに関する。
上した化合物半導体電界効果トランジスタに関する。
【０００２】
【従来の技術】従来の一般的なｎ型導電層を有するガリ
ウム砒素ショットキー障壁型電界効果トランジスタ（Ｇ
ａＡｓ ＭＥＳＦＥＴ）の模式図を図８に示す。ＭＥＳ
ＦＥＴは、半絶縁性ＧａＡｓ基板１５上に、アンドーブ
のバッファ層（ｉ層１６）、ｎ型導電層（ｎ層４）が形
成してあり、ゲート領域近傍のｎ層４の一部がエッチン
グ除去され、リセス構造が形成されている。更にこのリ
セス内にショットキーゲート電極６が、又リセスより外
のｎ層４上にはオーミック性のソース電極７とドレイン
電極８が形成されている。そして裏面には、例えばＡｕ
１０が形成され、その裏面電極は接地されている。
ウム砒素ショットキー障壁型電界効果トランジスタ（Ｇ
ａＡｓ ＭＥＳＦＥＴ）の模式図を図８に示す。ＭＥＳ
ＦＥＴは、半絶縁性ＧａＡｓ基板１５上に、アンドーブ
のバッファ層（ｉ層１６）、ｎ型導電層（ｎ層４）が形
成してあり、ゲート領域近傍のｎ層４の一部がエッチン
グ除去され、リセス構造が形成されている。更にこのリ
セス内にショットキーゲート電極６が、又リセスより外
のｎ層４上にはオーミック性のソース電極７とドレイン
電極８が形成されている。そして裏面には、例えばＡｕ
１０が形成され、その裏面電極は接地されている。
【０００３】
【発明が解決しようとする課題】従来のＦＥＴにおい
て、ドレイン電圧を上昇させていくと、例えばＩＥ3 Tr
ansactions on Electron Devices,vol.ED-25,No6,JUNE
1978 pp567-573の「Light Emission and Burnout Charac
teristics of GaAs Power MESFET's 」に示されているよ
うに、リセス端部で高電界が発生する。又、リセス端部
近傍はドレイン電流が集中し、高電界、高電流による破
壊が生じる問題がある。
て、ドレイン電圧を上昇させていくと、例えばＩＥ3 Tr
ansactions on Electron Devices,vol.ED-25,No6,JUNE
1978 pp567-573の「Light Emission and Burnout Charac
teristics of GaAs Power MESFET's 」に示されているよ
うに、リセス端部で高電界が発生する。又、リセス端部
近傍はドレイン電流が集中し、高電界、高電流による破
壊が生じる問題がある。
【０００４】本発明は、上記リセス端でのドレイン電流
の集中を抑制し、破壊しにくくする、あるいは劣化しに
くいＦＥＴを提供することを目的とする。
の集中を抑制し、破壊しにくくする、あるいは劣化しに
くいＦＥＴを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するため基板の裏面もドレイン電極とした。すなわち
裏面からもドレイン電流が流れるようにすることによ
り、リセス端での電流集中を抑制することができる。
成するため基板の裏面もドレイン電極とした。すなわち
裏面からもドレイン電流が流れるようにすることによ
り、リセス端での電流集中を抑制することができる。
【０００６】裏面をドレイン電極とするため、基板とし
てｎ型を用い、その上には低濃度ｎ層またはｐ層あるい
はアンドーブのＧａＡｓ層（ｉ層）を形成する。必要に
よってこれらの層の上に更にＧａＡｓよりバンドギャッ
プの広いＡｌＧａＡｓ層を挿入する。そしてこれらの上
には通常のｎ型導電性を有するＭＥＳＦＥＴを形成す
る。上記低濃度のｎ層、ｐ層、ｉ層、あるいはＡｌＧａ
Ａｓ層は表面のソース電極と裏面のドレイン電極の間を
電流が流れないようにするための層である。
てｎ型を用い、その上には低濃度ｎ層またはｐ層あるい
はアンドーブのＧａＡｓ層（ｉ層）を形成する。必要に
よってこれらの層の上に更にＧａＡｓよりバンドギャッ
プの広いＡｌＧａＡｓ層を挿入する。そしてこれらの上
には通常のｎ型導電性を有するＭＥＳＦＥＴを形成す
る。上記低濃度のｎ層、ｐ層、ｉ層、あるいはＡｌＧａ
Ａｓ層は表面のソース電極と裏面のドレイン電極の間を
電流が流れないようにするための層である。
【０００７】次に本構造におれる、ドレイン電圧を印加
した場合の電子の動きを説明する。ソース領域下では、
電子は電界によるエネルギを得ていないため伝導帯近傍
に位置している。したがって、ｎ層下のｉ層又はｐ層と
の接合部に形成されているポテンシャル障壁、あるいは
図２（ａ）に示すようにＡｌＧａＡｓ層のバンド不連続
による障壁で裏面へ電子は流れ込むことができない。し
かし、ドレイン領域下では電子は、電界によるエネルギ
を得ているため、上記ポテンシャル障壁を乗り越えて裏
面のドレイン電極に到達することができる（図２
（ｂ））。
した場合の電子の動きを説明する。ソース領域下では、
電子は電界によるエネルギを得ていないため伝導帯近傍
に位置している。したがって、ｎ層下のｉ層又はｐ層と
の接合部に形成されているポテンシャル障壁、あるいは
図２（ａ）に示すようにＡｌＧａＡｓ層のバンド不連続
による障壁で裏面へ電子は流れ込むことができない。し
かし、ドレイン領域下では電子は、電界によるエネルギ
を得ているため、上記ポテンシャル障壁を乗り越えて裏
面のドレイン電極に到達することができる（図２
（ｂ））。
【０００８】上記動作原理により、ドレイン電流はゲー
トの電位によって制御することができる。
トの電位によって制御することができる。
【０００９】
【発明の実施の形態】本発明の実施の形態について図を
用いて説明する。
用いて説明する。
【００１０】まず図３（ａ）に示すように、濃度１×１
０17cm-3のｎ−ＧａＡｓ基板上１に例えばＭＯＣＶＤ法
で濃度１×１０16cm-3のｎ- −ＧａＡｓ層２を１μｍ成
長させ、続いてアンドーブのｉ−Ａｌx Ｇａ1-x Ａｓ層
（ｘ＝０．２５）３を０．２μｍ成長させ、最後に濃度
１×１０17cm-3のｎ−ＧａＡｓ層４を０．３μｍ成長さ
せる。
０17cm-3のｎ−ＧａＡｓ基板上１に例えばＭＯＣＶＤ法
で濃度１×１０16cm-3のｎ- −ＧａＡｓ層２を１μｍ成
長させ、続いてアンドーブのｉ−Ａｌx Ｇａ1-x Ａｓ層
（ｘ＝０．２５）３を０．２μｍ成長させ、最後に濃度
１×１０17cm-3のｎ−ＧａＡｓ層４を０．３μｍ成長さ
せる。
【００１１】次に、図３（ｂ）に示すように、レジスト
層をパターニングして、ゲート領域近傍のｎ−ＧａＡｓ
層４をＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏの液で０．１５μ
ｍエッチング除去し、リセス構造を形成する。次に、プ
ラズマＣＶＤ法でＳｉＯ2 膜５を０．５μｍ成長させ
る。
層をパターニングして、ゲート領域近傍のｎ−ＧａＡｓ
層４をＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏの液で０．１５μ
ｍエッチング除去し、リセス構造を形成する。次に、プ
ラズマＣＶＤ法でＳｉＯ2 膜５を０．５μｍ成長させ
る。
【００１２】次に、図３（ｃ）に示すようにゲート領域
のＳｉＯ2 膜５をＣＦ4 を用いたドライエッチング法で
除去した後、ＷＳｉを０．１μｍ、Ａｕを０．５μｍス
パッタ法でウェハ全面に蒸着する。レジストをマスクと
してＡｒ+ ミリング法で不要なＡｕとＷＳｉを除去する
ことにより、図３（ｃ）に示すようなＴ型ゲート電極を
形成する。
のＳｉＯ2 膜５をＣＦ4 を用いたドライエッチング法で
除去した後、ＷＳｉを０．１μｍ、Ａｕを０．５μｍス
パッタ法でウェハ全面に蒸着する。レジストをマスクと
してＡｒ+ ミリング法で不要なＡｕとＷＳｉを除去する
ことにより、図３（ｃ）に示すようなＴ型ゲート電極を
形成する。
【００１３】次に、レジストをマスクとして（図示せ
ず）、ソース、ドレイン、電極形成領域のＳｉＯ2 をＨ
Ｆでエッチング除去した後、ＡｕＧｅを０．１５μｍ、
Ｎｉを０．０４μｍ真空蒸着法で形成する。レジストを
除去した後４００℃一分の熱処理を行い、ＡｕＧｅとＮ
ｉをＧａＡｓと反応させ、オーミック性のソース電極７
及びドレイン電極８を形成する。
ず）、ソース、ドレイン、電極形成領域のＳｉＯ2 をＨ
Ｆでエッチング除去した後、ＡｕＧｅを０．１５μｍ、
Ｎｉを０．０４μｍ真空蒸着法で形成する。レジストを
除去した後４００℃一分の熱処理を行い、ＡｕＧｅとＮ
ｉをＧａＡｓと反応させ、オーミック性のソース電極７
及びドレイン電極８を形成する。
【００１４】次に、ｎ−ＧａＡｓ基板１の裏面にＡｕＧ
ｅを０．１５μｍ、Ｎｉを０．０４μｍ蒸着した後、再
度４００℃一分の熱処理を行い、続いてＡｕ１０をメッ
キ法で２μｍ形成することにより、ＦＥＴの製造が完了
する。
ｅを０．１５μｍ、Ｎｉを０．０４μｍ蒸着した後、再
度４００℃一分の熱処理を行い、続いてＡｕ１０をメッ
キ法で２μｍ形成することにより、ＦＥＴの製造が完了
する。
【００１５】本構造のＦＥＴのドレイン耐圧を測定した
結果を図４（ａ）に示す。
結果を図４（ａ）に示す。
【００１６】従来構造（図４（ｂ）に示す）では、例え
ばＶｇ＝０において、ドレイン電流が急増するドレイン
電圧、つまりドレイン耐圧は１０Ｖ程度であったのに対
し、本構造では、２０Ｖ近い耐圧が得られ、特にドレイ
ン電流が大きい領域において大幅な耐圧の向上を図るこ
とができた。
ばＶｇ＝０において、ドレイン電流が急増するドレイン
電圧、つまりドレイン耐圧は１０Ｖ程度であったのに対
し、本構造では、２０Ｖ近い耐圧が得られ、特にドレイ
ン電流が大きい領域において大幅な耐圧の向上を図るこ
とができた。
【００１７】図５は本発明の他の実施例であり、図３の
ＦＥＴと異なりｉ−ＡｌＧａＡｓ層３の代わりにｐ−Ｇ
ａＡｓ層１１がｎ−ＧａＡｓ層４の下に挿入されてい
る。ｐ−ＧａＡｓ層１１は１×１０18cm-3の濃度で０．
０５μｍ程度の構成である。これによっても同様の耐圧
の向上が図れる。
ＦＥＴと異なりｉ−ＡｌＧａＡｓ層３の代わりにｐ−Ｇ
ａＡｓ層１１がｎ−ＧａＡｓ層４の下に挿入されてい
る。ｐ−ＧａＡｓ層１１は１×１０18cm-3の濃度で０．
０５μｍ程度の構成である。これによっても同様の耐圧
の向上が図れる。
【００１８】図６に他の実施例を示す。このＦＥＴは、
図３と異なり、ｉ−Ｉｎx Ｇａ1-xＡｓ層（ｘ≒０．
２、厚さ０．０１５μｍ）１２と、濃度約２×１０18cm
-3、厚さがゲート下で０．０４μｍのｎ−ＡｌＧａＡｓ
層１３が形成されている。本構造はいわゆるＨＥＭＴ構
造であり、この場合もドレイン耐圧の向上を図ることが
できる。
図３と異なり、ｉ−Ｉｎx Ｇａ1-xＡｓ層（ｘ≒０．
２、厚さ０．０１５μｍ）１２と、濃度約２×１０18cm
-3、厚さがゲート下で０．０４μｍのｎ−ＡｌＧａＡｓ
層１３が形成されている。本構造はいわゆるＨＥＭＴ構
造であり、この場合もドレイン耐圧の向上を図ることが
できる。
【００１９】図７は他の実施例であり、図３の実施例の
構造に加え、表側のドレイン領域にｎ+ ＧａＡｓ層１４
を形成することを特徴としている。このｎ+ ＧａＡｓ層
１４により、裏面のドレイン電極１０へ電子が流れ込み
やすくなり、更にリセス端での電界集中を緩和すること
が可能となる。
構造に加え、表側のドレイン領域にｎ+ ＧａＡｓ層１４
を形成することを特徴としている。このｎ+ ＧａＡｓ層
１４により、裏面のドレイン電極１０へ電子が流れ込み
やすくなり、更にリセス端での電界集中を緩和すること
が可能となる。
【００２０】
【発明の効果】本発明の電界効果トランジスタによれ
ば、ドレイン耐圧の向上を図ることができる。
ば、ドレイン耐圧の向上を図ることができる。
【００２１】その理由としては、基板の裏側もドレイン
電極としたことにより、ソースから注入された電子は、
基板の方へも流れ込むためドレイン側のリセス端での電
流集中が抑制されるためである。
電極としたことにより、ソースから注入された電子は、
基板の方へも流れ込むためドレイン側のリセス端での電
流集中が抑制されるためである。
【図１】本発明のＧａＡｓＦＥＴを示す断面図である。
【図２】（ａ）図１のＡ−Ａ間の伝導帯のバンドを示す
図である。 （ｂ）図１のＢ−Ｂ間の伝導帯のバンドを示す図であ
る。
図である。 （ｂ）図１のＢ−Ｂ間の伝導帯のバンドを示す図であ
る。
【図３】（ａ）、（ｂ）、（ｃ）は本発明のＧａＡｓＦ
ＥＴの他の実施例の製作工程を示す断面図である。
ＥＴの他の実施例の製作工程を示す断面図である。
【図４】（ａ）本発明にかかるＦＥＴのドレイン耐圧を
示す図である。 （ｂ）従来のＦＥＴのドレイン耐圧を示す図である。
示す図である。 （ｂ）従来のＦＥＴのドレイン耐圧を示す図である。
【図５】本発明のＧａＡｓＦＥＴの他の実施例を示す断
面図である。
面図である。
【図６】本発明のＧａＡｓＦＥＴの他の実施例を示す断
面図である。
面図である。
【図７】本発明のＧａＡｓＦＥＴの他の実施例を示す断
面図である。
面図である。
【図８】従来構造のＧａＡｓＦＥＴを示す断面図であ
る。
る。
１ ｎ型ＧａＡｓ基板 ２ 低濃度ＧａＡｓ層 ３ ｉ−ＡｌＧａＡｓ層 ４ ｎ−ＧａＡｓ ５ ＳｉＯ2 ６ ゲート電流 ７ ソース電流 ８ ドレイン電流 ９ オーミック電極 １０ Ａｕ １１ ｐ−ＧａＡｓ １２ ｉ−ＩｎＧａＡｓ １３ ｎ−ＡｌＧａＡｓ １４ ｎ+ −ＧａＡｓ １５ 半絶縁性ＧａＡｓ基板 １６ ｉ−ＧａＡｓ １７ 表面空乏層
Claims (3)
- 【請求項１】 ｎ型導電層を有する化合物半導体電界効
果トランジスタにおいて該化合物半導体基板の裏面にド
レイン電極を備えたことを特徴とする化合物半導体電界
効果トランジスタ。 - 【請求項２】 ｎ型基板上に低濃度のｎ型層もしくはｐ
型層を備え、更にその上にｎ型導電層を有し、かつ前記
ｎ型基板の電位をドレインと等しくなるよう接続したこ
とを特徴とする化合物半導体電界効果トランジスタ。 - 【請求項３】 前記低濃度のｎ型層もしくはｐ型層とそ
の上のｎ型導電層の間にＧａＡｓよりバンドギャップの
広い半導体層あるいはｐ型層を挿入したことを特徴とす
る請求項２に記載の化合物半導体電界効果トランジス
タ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08250169A JP3077599B2 (ja) | 1996-09-20 | 1996-09-20 | 電界効果トランジスタ |
| US08/933,836 US6147370A (en) | 1996-09-20 | 1997-09-19 | Field effect transistor with first and second drain electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08250169A JP3077599B2 (ja) | 1996-09-20 | 1996-09-20 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098057A true JPH1098057A (ja) | 1998-04-14 |
| JP3077599B2 JP3077599B2 (ja) | 2000-08-14 |
Family
ID=17203854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08250169A Expired - Fee Related JP3077599B2 (ja) | 1996-09-20 | 1996-09-20 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6147370A (ja) |
| JP (1) | JP3077599B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165387A (ja) * | 2004-12-09 | 2006-06-22 | Sumitomo Electric Ind Ltd | 双方向型電界効果トランジスタおよびマトリクスコンバータ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3085376B2 (ja) * | 1998-10-30 | 2000-09-04 | 住友電気工業株式会社 | 電界効果トランジスタ |
| US7078743B2 (en) * | 2003-05-15 | 2006-07-18 | Matsushita Electric Industrial Co., Ltd. | Field effect transistor semiconductor device |
| JP2007242853A (ja) * | 2006-03-08 | 2007-09-20 | Sanken Electric Co Ltd | 半導体基体及びこれを使用した半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4636823A (en) * | 1984-06-05 | 1987-01-13 | California Institute Of Technology | Vertical Schottky barrier gate field-effect transistor in GaAs/GaAlAs |
| US5060030A (en) * | 1990-07-18 | 1991-10-22 | Raytheon Company | Pseudomorphic HEMT having strained compensation layer |
| JPH04237136A (ja) * | 1991-01-22 | 1992-08-25 | Nec Corp | ガリウム砒素電界効果トランジスタ |
| US5140386A (en) * | 1991-05-09 | 1992-08-18 | Raytheon Company | High electron mobility transistor |
-
1996
- 1996-09-20 JP JP08250169A patent/JP3077599B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-19 US US08/933,836 patent/US6147370A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165387A (ja) * | 2004-12-09 | 2006-06-22 | Sumitomo Electric Ind Ltd | 双方向型電界効果トランジスタおよびマトリクスコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3077599B2 (ja) | 2000-08-14 |
| US6147370A (en) | 2000-11-14 |
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