JPH04103215A - 半導体集積回路の入力回路 - Google Patents
半導体集積回路の入力回路Info
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- JPH04103215A JPH04103215A JP2219938A JP21993890A JPH04103215A JP H04103215 A JPH04103215 A JP H04103215A JP 2219938 A JP2219938 A JP 2219938A JP 21993890 A JP21993890 A JP 21993890A JP H04103215 A JPH04103215 A JP H04103215A
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- circuit
- mos
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路の入力回路に係り、特に相補
性絶縁ゲート（ＣＭＯＳ）構成の入力回路に関する。
性絶縁ゲート（ＣＭＯＳ）構成の入力回路に関する。
（従来の技術）
第４図は従来の半導体集積回路に用いられているバラン
ン型の入力回路を示している。ＰＬは外部入力端子Ｔに
ゲートが接続されている外部入力用のＰチャネルトラン
ジスタ、Ｐ２はゲートに基準電位が与えられる基準入力
用のＰチャネルトランジスタ、Ｐ３はＶｃｃ電源電位と
上記２個のＰチャネルトランジスタのソース共通接続点
との間に接続されている活性化制御用のＰチャネルトラ
ンジスタ、Ｎ１は上記外部入力用のＰチャネルトランジ
スタＰ１のドレインと接地電位Ｖｓｓとの間に接続され
ているＮチャネルトランジスタ、Ｎ２は上記基準入力用
のＰチャネルトランジスタＰ２のドレインと接地電位Ｖ
ｓｓとの間に接続され、ドレイン・ゲート相互が接続さ
れているＮチャネルトランジスタである。上記２個のＮ
チャネルトランジスタＮ１およびＮ２は、ゲート相互が
接続されており、カレントミラー型負荷回路となってい
る。
ン型の入力回路を示している。ＰＬは外部入力端子Ｔに
ゲートが接続されている外部入力用のＰチャネルトラン
ジスタ、Ｐ２はゲートに基準電位が与えられる基準入力
用のＰチャネルトランジスタ、Ｐ３はＶｃｃ電源電位と
上記２個のＰチャネルトランジスタのソース共通接続点
との間に接続されている活性化制御用のＰチャネルトラ
ンジスタ、Ｎ１は上記外部入力用のＰチャネルトランジ
スタＰ１のドレインと接地電位Ｖｓｓとの間に接続され
ているＮチャネルトランジスタ、Ｎ２は上記基準入力用
のＰチャネルトランジスタＰ２のドレインと接地電位Ｖ
ｓｓとの間に接続され、ドレイン・ゲート相互が接続さ
れているＮチャネルトランジスタである。上記２個のＮ
チャネルトランジスタＮ１およびＮ２は、ゲート相互が
接続されており、カレントミラー型負荷回路となってい
る。
また、上記基準入力用のＰチャネルトランジスタＰ２の
ドレインから出力信号が取り出されて集積回路の内部回
路へ入力されるようになっている。
ドレインから出力信号が取り出されて集積回路の内部回
路へ入力されるようになっている。
ところで、近年、高集積化、高速化を目脂して、ＭＯＳ
トランジスタの微細化がますます進んでいるが、これに
伴ってＭＯＳトランジスタのゲート酸化膜が薄くなり、
その耐圧の信頼性が問題となる。即ち、例えば第５図に
示すように、ＭＯＳトランジスタのゲート長が短くなる
と最適なゲート酸化膜（Ｓ ｉ ＯＢ膜）の膜厚は薄く
なり、第６図に示すように、ゲート酸化膜が薄くなると
、信頼性上、ゲート酸化膜の両端間に印加可能な電圧（
許容印加電圧）が低下する。
トランジスタの微細化がますます進んでいるが、これに
伴ってＭＯＳトランジスタのゲート酸化膜が薄くなり、
その耐圧の信頼性が問題となる。即ち、例えば第５図に
示すように、ＭＯＳトランジスタのゲート長が短くなる
と最適なゲート酸化膜（Ｓ ｉ ＯＢ膜）の膜厚は薄く
なり、第６図に示すように、ゲート酸化膜が薄くなると
、信頼性上、ゲート酸化膜の両端間に印加可能な電圧（
許容印加電圧）が低下する。
そこで、半導体メモリ等の最先端デバイスにおいては、
ゲート酸化膜の信頼性の観点から動作電圧を下げており
、外部電源電圧としては他のデバイスとの適合性を考慮
して通常は５Ｖを用い、この外部電源電圧から低電圧の
内部電源を作り出すための内部電源降下回路を集積回路
に内蔵し、この内部電源を内部回路に供給している。
ゲート酸化膜の信頼性の観点から動作電圧を下げており
、外部電源電圧としては他のデバイスとの適合性を考慮
して通常は５Ｖを用い、この外部電源電圧から低電圧の
内部電源を作り出すための内部電源降下回路を集積回路
に内蔵し、この内部電源を内部回路に供給している。
しかし、この内部電源を上記従来の入力回路に供給した
場合でも、上記外部入力用のＭＯＳトランジスタＰ１の
ゲートには外部入力端子Ｔから外部電源レベルの電圧が
直接にかかるので、従来の入力回路では、この外部入力
用のＭＯＳトランジスタＰｌのゲートΦドレイン間電圧
あるいゲート・ソース間電圧がゲート酸化膜の許容耐圧
を越えてしまい、この外部入力用のＭＯＳトランジスタ
Ｐｌのゲート酸化膜の信頼性を確保することはできない
。
場合でも、上記外部入力用のＭＯＳトランジスタＰ１の
ゲートには外部入力端子Ｔから外部電源レベルの電圧が
直接にかかるので、従来の入力回路では、この外部入力
用のＭＯＳトランジスタＰｌのゲートΦドレイン間電圧
あるいゲート・ソース間電圧がゲート酸化膜の許容耐圧
を越えてしまい、この外部入力用のＭＯＳトランジスタ
Ｐｌのゲート酸化膜の信頼性を確保することはできない
。
そこで、第４図に示したような従来の入力回路を用いる
場合には、上記外部入力用のトランジスタＰ１のゲート
酸化膜を他のＭＯＳトランジスタのゲート酸化膜よりも
厚くしたり、二重にするなどのプロセス上の工夫をして
ゲート酸化膜の信頼性を確保しようとすると、工程数の
増加を招き、歩留りの低下およびコストの上昇を招いて
しまう。
場合には、上記外部入力用のトランジスタＰ１のゲート
酸化膜を他のＭＯＳトランジスタのゲート酸化膜よりも
厚くしたり、二重にするなどのプロセス上の工夫をして
ゲート酸化膜の信頼性を確保しようとすると、工程数の
増加を招き、歩留りの低下およびコストの上昇を招いて
しまう。
（発明が解決しようとする課題）
上記したように従来の入力回路は、外部入力端子に直接
にゲートが接続されているＭＯＳトランジスタのゲート
酸化膜の信頼性を確保できず、ゲート酸化膜の信頼性を
確保するためにこのＭＯＳトランジスタのゲート酸化膜
だけを二重にしたり厚くするなどのプロセス上の工夫を
しようとすると、工程数の増加を招き、歩留りの低下お
よびコストの上昇を招いてしまうという問題がある。
にゲートが接続されているＭＯＳトランジスタのゲート
酸化膜の信頼性を確保できず、ゲート酸化膜の信頼性を
確保するためにこのＭＯＳトランジスタのゲート酸化膜
だけを二重にしたり厚くするなどのプロセス上の工夫を
しようとすると、工程数の増加を招き、歩留りの低下お
よびコストの上昇を招いてしまうという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、外部入力端子に直接にゲートが接続されてい
るＭＯＳトランジスタのゲート酸化膜の信頼性を回路技
術的に確保し得る半導体集積回路の入力回路を提供する
ことにある。
の目的は、外部入力端子に直接にゲートが接続されてい
るＭＯＳトランジスタのゲート酸化膜の信頼性を回路技
術的に確保し得る半導体集積回路の入力回路を提供する
ことにある。
［発明の構成コ
（課題を解決するための手段）
本発明の半導体集積回路の入力回路は、ゲートが外部入
力端子に接続され、ソースに所定の電位が与えられる第
１導電型の第１のＭＯＳトランジスタと、この第１のＭ
Ｏ８トランジスタとソース相互が共通接続され、ゲート
に基準電位が与えられる第１導電型の第２のＭＯＳトラ
ンジスタと、上記２個のＭＯ８トランジスタの各ドレイ
ンと接地電位との間に接続され、上記第１のＭＯ８トラ
ンジスタのドレイン電圧を、前記外部入力端子に入力す
る入力信号電位のハイレベルと接地電位との間の中間電
位にクランプする負荷回路とを具備し、上記２個のＭＯ
Ｓトランジスタのゲート電圧の大小関係を比較し、第２
のＭＯＳトランジスタのドレインからハイレベルあるい
はロウレベルの出力信号が取り出されることを特徴とす
る。
力端子に接続され、ソースに所定の電位が与えられる第
１導電型の第１のＭＯＳトランジスタと、この第１のＭ
Ｏ８トランジスタとソース相互が共通接続され、ゲート
に基準電位が与えられる第１導電型の第２のＭＯＳトラ
ンジスタと、上記２個のＭＯ８トランジスタの各ドレイ
ンと接地電位との間に接続され、上記第１のＭＯ８トラ
ンジスタのドレイン電圧を、前記外部入力端子に入力す
る入力信号電位のハイレベルと接地電位との間の中間電
位にクランプする負荷回路とを具備し、上記２個のＭＯ
Ｓトランジスタのゲート電圧の大小関係を比較し、第２
のＭＯＳトランジスタのドレインからハイレベルあるい
はロウレベルの出力信号が取り出されることを特徴とす
る。
（作用）
第１のＭＯ８トランジスタのドレイン電圧は、前記外部
入力端子に入力する入力信号電位のハイレベルと接地電
位との間の中間電位にクランプされるので、この第１の
ＭＯＳトランジスタのゲートに外部入力端子から外部電
源レベルの電圧が直接にかかっても、この第１のＭＯＳ
トランジスタのゲート・ドレイン間電圧がゲート酸化膜
の許容耐圧を越えないようにすることが可能になり、こ
の第１のＭＯ３トランジスタのゲート酸化膜の信頼性を
確保することができる。
入力端子に入力する入力信号電位のハイレベルと接地電
位との間の中間電位にクランプされるので、この第１の
ＭＯＳトランジスタのゲートに外部入力端子から外部電
源レベルの電圧が直接にかかっても、この第１のＭＯＳ
トランジスタのゲート・ドレイン間電圧がゲート酸化膜
の許容耐圧を越えないようにすることが可能になり、こ
の第１のＭＯ３トランジスタのゲート酸化膜の信頼性を
確保することができる。
さらに、内部電源降下回路から供給される内部電源と前
記第１のＭＯＳトランジスタおよび第２のＭＯＳトラン
ジスタのソース共通接続点との間に、活性化制御用のＭ
ＯＳトランジスタが接続された場合には、この第１のＭ
ＯＳトランジスタのゲートに外部入力端子から接地電位
レベルの電圧が直接にかかっても、この第１のＭＯＳト
ランジスタのゲート・ソース間電圧もゲート酸化膜の許
容耐圧を越えないようにすることが可能になり、この第
１のＭＯ，Ｓトランジスタのゲート酸化膜の信頼性を確
保することができる。
記第１のＭＯＳトランジスタおよび第２のＭＯＳトラン
ジスタのソース共通接続点との間に、活性化制御用のＭ
ＯＳトランジスタが接続された場合には、この第１のＭ
ＯＳトランジスタのゲートに外部入力端子から接地電位
レベルの電圧が直接にかかっても、この第１のＭＯＳト
ランジスタのゲート・ソース間電圧もゲート酸化膜の許
容耐圧を越えないようにすることが可能になり、この第
１のＭＯ，Ｓトランジスタのゲート酸化膜の信頼性を確
保することができる。
従って、外部入力端子に直接にゲートが接続されている
第１のＭＯ８トランジスタのゲート酸化膜だけを二重に
したり厚くするなどのプロセス上の工夫をしなくても、
回路技術的に第１のＭＯＳトランジスタのゲート酸化膜
の信頼性を確保することができ、工程数の増加や歩留り
の低下やコストの上昇を招かないで済む。
第１のＭＯ８トランジスタのゲート酸化膜だけを二重に
したり厚くするなどのプロセス上の工夫をしなくても、
回路技術的に第１のＭＯＳトランジスタのゲート酸化膜
の信頼性を確保することができ、工程数の増加や歩留り
の低下やコストの上昇を招かないで済む。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図は、内部電源降下回路を内蔵した半導体集積
回路に用いられたＣＭＯ８構成のカレントミラー型の入
力回路を示している。即ち、Ｐｌは外部入力端子Ｔにゲ
ートが接続されている外部入力用のＰチャネル型の第１
のＭＯＳトランジスタ、Ｐ２は集積回路内部に形成され
た内部基準電圧発生回路（図示せず）から供給される、
あるいは外部から入力する基準電位Ｖ ＲＥＦがゲート
に与えられる基準入力用のＰチャネル型の第２のＭＯＳ
トランジスタである。この２個のＰチャネルトランジス
タＰＬおよびＰ２の各ドレインと接地電位Ｖｓｓとの間
には、上記第１のＭＯＳトランジスタｐｔのドレイン電
圧を、前記外部入力端子Ｔに入力する入力信号電位ＶＩ
ＮのハイレベルＶｃｃと接地電位Ｖｓｓとの間の中間電
位にクランプする負荷回路ＣＭが接続されている。この
負荷回路ＣＭは、各ドレイン・ゲート相互が接続された
Ｎチャネル型の第３のＭＯＳトランジスタＮ３・・・が
前記第１のＭＯＳトランジスタＰＩのドレインと接地電
位Ｖｓｓとの間に複数個（本例では２個）直列に接続さ
れ、同じく、この第３のＭＯ８トランジスタＮ３・・・
と同数のＮチャネル型の第４のＭＯ８トランジスタＮ４
・・・が前記第２のＭＯ８トランジスタＰ２のドレイン
と接地電位Ｖｓｓとの間に直列に接続され、この第４の
ＭＯＳトランジスタＮ４・・・のそれぞれのゲートが対
応する第３のＭＯ８トランジスタＮ３・・・のゲートに
接続されてなる。この場合、ゲート相互が接続された第
３のＭＯＳトランジスタＮ３と第４のＭＯＳトランジス
タＮ４との各組は、それぞれカレントミラー型負荷回路
となっている。そして、前記第２のＭＯ８トランジスタ
Ｐ２のドレインからハイレベルあるいはロウレベルの出
力信号が取り出されて集積回路の内部回路へ入力される
ようになっている。
る。第１図は、内部電源降下回路を内蔵した半導体集積
回路に用いられたＣＭＯ８構成のカレントミラー型の入
力回路を示している。即ち、Ｐｌは外部入力端子Ｔにゲ
ートが接続されている外部入力用のＰチャネル型の第１
のＭＯＳトランジスタ、Ｐ２は集積回路内部に形成され
た内部基準電圧発生回路（図示せず）から供給される、
あるいは外部から入力する基準電位Ｖ ＲＥＦがゲート
に与えられる基準入力用のＰチャネル型の第２のＭＯＳ
トランジスタである。この２個のＰチャネルトランジス
タＰＬおよびＰ２の各ドレインと接地電位Ｖｓｓとの間
には、上記第１のＭＯＳトランジスタｐｔのドレイン電
圧を、前記外部入力端子Ｔに入力する入力信号電位ＶＩ
ＮのハイレベルＶｃｃと接地電位Ｖｓｓとの間の中間電
位にクランプする負荷回路ＣＭが接続されている。この
負荷回路ＣＭは、各ドレイン・ゲート相互が接続された
Ｎチャネル型の第３のＭＯＳトランジスタＮ３・・・が
前記第１のＭＯＳトランジスタＰＩのドレインと接地電
位Ｖｓｓとの間に複数個（本例では２個）直列に接続さ
れ、同じく、この第３のＭＯ８トランジスタＮ３・・・
と同数のＮチャネル型の第４のＭＯ８トランジスタＮ４
・・・が前記第２のＭＯ８トランジスタＰ２のドレイン
と接地電位Ｖｓｓとの間に直列に接続され、この第４の
ＭＯＳトランジスタＮ４・・・のそれぞれのゲートが対
応する第３のＭＯ８トランジスタＮ３・・・のゲートに
接続されてなる。この場合、ゲート相互が接続された第
３のＭＯＳトランジスタＮ３と第４のＭＯＳトランジス
タＮ４との各組は、それぞれカレントミラー型負荷回路
となっている。そして、前記第２のＭＯ８トランジスタ
Ｐ２のドレインからハイレベルあるいはロウレベルの出
力信号が取り出されて集積回路の内部回路へ入力される
ようになっている。
さらに、Ｐ５は集積回路内部に形成された内部電源降下
回路１から供給される内部電源Ｖｄｄと上記２個のＰチ
ャネルトランジスタＰＬ 、Ｐ２のソース共通接続点と
の間に接続されている活性化制御用のＰチャネル型の第
５のＭＯＳトランジスタであり、そのゲートに活性化制
御信号（例えば内部チップイネーブル信号）が与えられ
る。
回路１から供給される内部電源Ｖｄｄと上記２個のＰチ
ャネルトランジスタＰＬ 、Ｐ２のソース共通接続点と
の間に接続されている活性化制御用のＰチャネル型の第
５のＭＯＳトランジスタであり、そのゲートに活性化制
御信号（例えば内部チップイネーブル信号）が与えられ
る。
上記入力回路の動作は、活性化制御用のＭＯＳトランジ
スタＰ５が活性化制御されてオン状態になると、２個の
ＰチャネルＭＯＳトランジスタＰ１、Ｐ２のそれぞれゲ
ート電圧Ｖ ＩＮ、 ＶＲＥＰ （７）大小関係を比較
し、第２のＭＯＳトランジスタＰ２のドレインからハイ
レベルあるいはロウレベルの出力信号が取り出されて集
積回路の内部回路へ入力される。即ち、入力信号電位Ｖ
ＩＨのレベルが基準電位Ｖ ＲＥＰより大きい時には、
ＰチャネルＭＯＳトランジスタＰ２がオン、Ｐチャネル
ＭＯＳトランジスタＰ１がオフになり、出力信号がロウ
レベルになる。上記とは逆に、入力信号電位ＶＩＮのレ
ベルが基準電位Ｖ ＲＥＦより小さい時には、Ｐチャネ
ルＭＯＳトランジスタＰ１がオン、ＰチャネルＭＯＳト
ランジスタＰ２がオフになり、出力信号がハイレベルに
なる。
スタＰ５が活性化制御されてオン状態になると、２個の
ＰチャネルＭＯＳトランジスタＰ１、Ｐ２のそれぞれゲ
ート電圧Ｖ ＩＮ、 ＶＲＥＰ （７）大小関係を比較
し、第２のＭＯＳトランジスタＰ２のドレインからハイ
レベルあるいはロウレベルの出力信号が取り出されて集
積回路の内部回路へ入力される。即ち、入力信号電位Ｖ
ＩＨのレベルが基準電位Ｖ ＲＥＰより大きい時には、
ＰチャネルＭＯＳトランジスタＰ２がオン、Ｐチャネル
ＭＯＳトランジスタＰ１がオフになり、出力信号がロウ
レベルになる。上記とは逆に、入力信号電位ＶＩＮのレ
ベルが基準電位Ｖ ＲＥＦより小さい時には、Ｐチャネ
ルＭＯＳトランジスタＰ１がオン、ＰチャネルＭＯＳト
ランジスタＰ２がオフになり、出力信号がハイレベルに
なる。
上記動作に際して、ＭＯＳトランジスタＰ１のドレイン
電圧は前記入力信号電位ＶＩＮのハイレベルＶｃｃ（例
えば５Ｖ）と接地電位ＶＳＳとの間の中間電位にクラン
プされている。即ち、各ドレイン・ゲート相互が接続さ
れたＮチャネル型の第３のＭＯＳトランジスタＮ３・・
・のそれぞれの閾値電圧Ｖ Ｔ）ＩＮは約０，８Ｖであ
り、人力電位ＶＩＮとＭＯＳトランジスタＮ３・・・の
うちの接地電位ＶＳＳから１段目のドレイン・ゲート電
圧Ｖａおよび２段目のドレイン・ゲート電圧ｖｂとの関
係は、第２図（ａ）および（ｂ）に示すようになる。従
って、上記ＭＯＳトランジスタＰ１のゲートに外部入力
端子Ｔから外部電源レベルＶＣＣの電圧が直接にかかっ
ても、このＭＯＳトランジスタＰ１のドレイン電圧は約
１，５Ｖであり、このＭＯＳトランジスタＰｉのゲート
・ドレイン間電圧は約３゜５Ｖとなり、このＭＯＳトラ
ンジスタＰｌのゲート酸化膜の許容耐圧を越えないよう
にすることが可能になり、このＭＯＳトランジスタＰＬ
のゲート酸化膜の信頼性を確保することができる。
電圧は前記入力信号電位ＶＩＮのハイレベルＶｃｃ（例
えば５Ｖ）と接地電位ＶＳＳとの間の中間電位にクラン
プされている。即ち、各ドレイン・ゲート相互が接続さ
れたＮチャネル型の第３のＭＯＳトランジスタＮ３・・
・のそれぞれの閾値電圧Ｖ Ｔ）ＩＮは約０，８Ｖであ
り、人力電位ＶＩＮとＭＯＳトランジスタＮ３・・・の
うちの接地電位ＶＳＳから１段目のドレイン・ゲート電
圧Ｖａおよび２段目のドレイン・ゲート電圧ｖｂとの関
係は、第２図（ａ）および（ｂ）に示すようになる。従
って、上記ＭＯＳトランジスタＰ１のゲートに外部入力
端子Ｔから外部電源レベルＶＣＣの電圧が直接にかかっ
ても、このＭＯＳトランジスタＰ１のドレイン電圧は約
１，５Ｖであり、このＭＯＳトランジスタＰｉのゲート
・ドレイン間電圧は約３゜５Ｖとなり、このＭＯＳトラ
ンジスタＰｌのゲート酸化膜の許容耐圧を越えないよう
にすることが可能になり、このＭＯＳトランジスタＰＬ
のゲート酸化膜の信頼性を確保することができる。
また、内部電源降下回路から供給される内部電源が例え
ば約３．５ｖとすると、前記ＭＯＳトランジスタＰＬお
よびＭＯＳトランジスタＰ２のソース共通接続点の電位
は約３．５ｖであり、ＭＯＳトランジスタのＰＬアゲー
ト外部入力端子Ｔから接地電位レベルの電圧が直接にか
かつても、このＭＯＳトランジスタＰ１のゲート中ソー
ス間電圧は約３．５ｖとなり、このＭＯＳトランジスタ
ＰＬのゲート酸化膜の許容耐圧を越えないようにするこ
とが可能になり、このＭＯＳトランジスタＰＬのゲート
酸化膜の信頼性を確保することができる。
ば約３．５ｖとすると、前記ＭＯＳトランジスタＰＬお
よびＭＯＳトランジスタＰ２のソース共通接続点の電位
は約３．５ｖであり、ＭＯＳトランジスタのＰＬアゲー
ト外部入力端子Ｔから接地電位レベルの電圧が直接にか
かつても、このＭＯＳトランジスタＰ１のゲート中ソー
ス間電圧は約３．５ｖとなり、このＭＯＳトランジスタ
ＰＬのゲート酸化膜の許容耐圧を越えないようにするこ
とが可能になり、このＭＯＳトランジスタＰＬのゲート
酸化膜の信頼性を確保することができる。
即ち、上記したような入力回路においては、外部入力端
子Ｔに直接にゲートが接続されているＭＯＳトランジス
タＰ１のゲート酸化膜だけを二重にしたり厚くするなど
のプロセス上の工夫をしなくても、ＭＯＳトランジスタ
Ｐ１のゲート酸化膜の信頼性を回路技術的に確保するこ
とができ、工程数の増加や歩留りの低下やコストの上昇
を招かないで済む。
子Ｔに直接にゲートが接続されているＭＯＳトランジス
タＰ１のゲート酸化膜だけを二重にしたり厚くするなど
のプロセス上の工夫をしなくても、ＭＯＳトランジスタ
Ｐ１のゲート酸化膜の信頼性を回路技術的に確保するこ
とができ、工程数の増加や歩留りの低下やコストの上昇
を招かないで済む。
第３図は、他の実施例に係る入力回路を示しており、第
１図を参照して前述した入力回路と比べて、負荷回路Ｃ
Ｍを形成するＮチャネル型の第３のＭＯＳトランジスタ
Ｎ８・・・およびＮチャネル型の第４のＭＯＳトランジ
スタＮ４・・・が、それぞれ３個以上直列に接続されて
いる点が異なり、その他は同じであるので第１図中と同
一符号を付している。
１図を参照して前述した入力回路と比べて、負荷回路Ｃ
Ｍを形成するＮチャネル型の第３のＭＯＳトランジスタ
Ｎ８・・・およびＮチャネル型の第４のＭＯＳトランジ
スタＮ４・・・が、それぞれ３個以上直列に接続されて
いる点が異なり、その他は同じであるので第１図中と同
一符号を付している。
この第３図の入力回路における動作は基本的には第１図
の入力回路における動作と同様であり、外部入力端子Ｔ
に直接にゲートが接続されているＭＯＳトランジスタＰ
ｌのゲート・ドレイン間電圧を一層小さくすることが可
能になる。従って、第３図の入力回路においても、第１
図の入力回路におけると同様の効果が得られる。
の入力回路における動作と同様であり、外部入力端子Ｔ
に直接にゲートが接続されているＭＯＳトランジスタＰ
ｌのゲート・ドレイン間電圧を一層小さくすることが可
能になる。従って、第３図の入力回路においても、第１
図の入力回路におけると同様の効果が得られる。
［発明の効果〕
上述したように本発明の半導体集積回路の入力回路によ
れば、外部入力端子に直接にゲートが接続されているＭ
ＯＳトランジスタのゲート酸化膜の信頼性を回路技術的
に確保でき、工程数の増加や歩留りの低下やコストの上
昇を招かないで済む。
れば、外部入力端子に直接にゲートが接続されているＭ
ＯＳトランジスタのゲート酸化膜の信頼性を回路技術的
に確保でき、工程数の増加や歩留りの低下やコストの上
昇を招かないで済む。
第１図は本発明の半導体集積回路の入力回路の一実施例
を示す回路図、第２図（ａ）（ｂ）は第１図の回路の動
作を説明するために示す特性図、第３図は本発明の他の
実施例を示す回路図、第４図は従来の半導体集積回路の
入力回路を示す回路図、第５図および第６図はそれぞれ
ＭＯＳトランジスタのゲート酸化膜に関する特性を示す
図である。 Ｐｉ、Ｐ２．Ｐ５・・・Ｐチャネル型のＭＯＳトランジ
スタ、Ｎ３・・・ Ｎ４・・・Ｎチャネル型のＭＯＳト
ランジスタ、Ｔ・・・外部入力端子、ＣＭ・・・負荷回
路、１・・・内部電源降下回路。
を示す回路図、第２図（ａ）（ｂ）は第１図の回路の動
作を説明するために示す特性図、第３図は本発明の他の
実施例を示す回路図、第４図は従来の半導体集積回路の
入力回路を示す回路図、第５図および第６図はそれぞれ
ＭＯＳトランジスタのゲート酸化膜に関する特性を示す
図である。 Ｐｉ、Ｐ２．Ｐ５・・・Ｐチャネル型のＭＯＳトランジ
スタ、Ｎ３・・・ Ｎ４・・・Ｎチャネル型のＭＯＳト
ランジスタ、Ｔ・・・外部入力端子、ＣＭ・・・負荷回
路、１・・・内部電源降下回路。
Claims (3)
- （１）ゲートが外部入力端子に接続され、ソースに所定
の電位が与えられる第１導電型の第１のＭＯＳトランジ
スタと、 この第１のＭＯＳトランジスタとソース相互が共通接続
され、ゲートに基準電位が与えられる第１導電型の第２
のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタのゲート・ドレイン間の
電圧差が第１のＭＯＳトランジスタのゲート酸化膜の許
容耐圧を越えないように、この第１のＭＯＳトランジス
タのドレイン電圧を、前記外部入力端子に入力する入力
信号電圧のハイレベルと接地電位との間の中間電位にク
ランプする負荷回路とを具備し、 上記２個のＭＯＳトランジスタのゲート電圧の大小関係
を比較し、第２のＭＯＳトランジスタのドレインからハ
イレベルあるいはロウレベルの出力信号が取り出される
ことを特徴とする半導体集積回路の入力回路。 - （２）請求項１記載の半導体集積回路の入力回路におい
て、前記負荷回路は、前記第１のＭＯＳトランジスタの
ドレインと接地電位との間に前記第１導電型とは逆の第
２導電型で各ドレイン・ゲート相互が接続された第３の
ＭＯＳトランジスタが複数個直列に接続され、同じく、
前記第２のＭＯＳトランジスタのドレインと接地電位と
の間に第２導電型の第４のＭＯＳトランジスタが上記第
３のＭＯＳトランジスタと同数直列に接続されると共に
、この第４のＭＯＳトランジスタのそれぞれのゲートが
対応する第３のＭＯＳトランジスタのゲートに接続され
てなることを特徴とする半導体集積回路の入力回路。 - （３）請求項１または２記載の半導体集積回路の入力回
路において、内部電源降下回路から供給される内部電源
と前記第１のＭＯＳトランジスタおよび第２のＭＯＳト
ランジスタのソース共通接続点との間に接続され、ゲー
トに活性化制御信号が与えられる第１導電型の活性化制
御用のＭＯＳトランジスタが付加されてなることを特徴
とする半導体集積回路の入力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219938A JPH04103215A (ja) | 1990-08-23 | 1990-08-23 | 半導体集積回路の入力回路 |
| KR1019910014587A KR920005497A (ko) | 1990-08-23 | 1991-08-23 | 반도체 집적회로의 입력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219938A JPH04103215A (ja) | 1990-08-23 | 1990-08-23 | 半導体集積回路の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04103215A true JPH04103215A (ja) | 1992-04-06 |
Family
ID=16743381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2219938A Pending JPH04103215A (ja) | 1990-08-23 | 1990-08-23 | 半導体集積回路の入力回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04103215A (ja) |
| KR (1) | KR920005497A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0747768A2 (en) | 1995-06-05 | 1996-12-11 | Fuji Photo Film Co., Ltd. | Chemically amplified positive resist composition |
| WO1998033275A1 (fr) * | 1997-01-22 | 1998-07-30 | Hitachi, Ltd. | Circuit a porte de puissance en entree, circuit integre a semi-conducteur et systeme a carte |
| JP2002118458A (ja) * | 2000-06-27 | 2002-04-19 | Semiconductor Energy Lab Co Ltd | レベルシフタ |
-
1990
- 1990-08-23 JP JP2219938A patent/JPH04103215A/ja active Pending
-
1991
- 1991-08-23 KR KR1019910014587A patent/KR920005497A/ko not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0747768A2 (en) | 1995-06-05 | 1996-12-11 | Fuji Photo Film Co., Ltd. | Chemically amplified positive resist composition |
| WO1998033275A1 (fr) * | 1997-01-22 | 1998-07-30 | Hitachi, Ltd. | Circuit a porte de puissance en entree, circuit integre a semi-conducteur et systeme a carte |
| JP2002118458A (ja) * | 2000-06-27 | 2002-04-19 | Semiconductor Energy Lab Co Ltd | レベルシフタ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920005497A (ko) | 1992-03-28 |
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