JPH04103766U - 画像入力装置 - Google Patents

Abstract

(57)【要約】 【目的】 比較的安価な１次元イメージセンサを用いて
画像の高速入力を可能とする。 【構成】 原稿の主走査方向に沿って、かつ互いに副走
査方向に所定の間隔Ｄをおいて複数の１次元イメージセ
ンサ１１、１２を配置しており、副走査機構２２によっ
て、原稿に対してこれら各イメージセンサ１１、１２を
一体としてかつ複数ラインずつ相対的に副走査させる。
そしてこれら１次元イメージセンサ１１、１２によるそ
れぞれの走査ラインの読取出力をマルチプレクサ１９等
の画像編成手段によって編成し、原稿を１走査ラインず
つ順に走査したと同一の画像を得るようにする。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、イメージスキャナやファクシミリ装置のように１次元イメージセン サを使用した画像処理装置に係わり、詳細には画像の読み取りを高速で行うこと のできる画像入力装置に関する。

【０００２】

【従来の技術】

例えばイメージスキャナやファクシミリ装置あるいはディジタル記録を行う複 写機等の多くの装置では、ＣＣＤ等からなる１次元イメージセンサを使用して画 像の読み取りを行っている。最近では、このような画像入力装置の入力対象とな る原稿の大型化と画像の高精度化に伴って画像入力の速度を高める要請が強くな っいる。このために高速の密着型センサを用いることが広く行われるようになっ ている。

【０００３】

【考案の効果】

ところが、このような高速の密着型センサは高価であり、画像処理装置自体の コストアップを招くという問題があった。

【０００４】 そこで本考案の目的は、比較的安価な１次元イメージセンサを用いて画像の高 速入力を可能とする画像入力装置を提供することにある。

【０００５】

【課題を解決するための手段】

請求項１記載の考案では、原稿の主走査方向に沿って、かつ互いに副走査方向 に所定の間隔をおいて配置された複数の１次元イメージセンサと、読み取りの対 象となる原稿に対してこれら各イメージセンサを一体としてかつ複数ラインずつ 相対的に副走査させる副走査手段と、複数の１次元イメージセンサによるそれぞ れの走査ラインの読取出力を編成して原稿を１走査ラインずつ順に走査したと同 一の画像を得る画像編成手段とを画像入力装置に具備させる。

【０００６】 すなわち請求項１記載の発明では、例えば偶数ラインと奇数ラインをそれぞれ 単独に選択する２つの１次元イメージセンサを所定の間隔を置いて平行に配置し ておく。そしてこれらの１次元イメージセンサを相対的に副走査し、それぞれの 走査ラインの読取出力を得る。これらの読取出力の一方または双方を適宜遅延さ せて走査ラインごとの読取出力として再編成すると、１つの１次元イメージセン サで順に各走査ラインを読み取ったと同様の読み取り結果を得ることができる。

【０００７】

【実施例】

以下、実施例につき本考案を詳細に説明する。

【０００８】 図１は本考案の一実施例における画像入力装置の構成の概要を表わしたもので ある。この画像入力装置は第１の１次元イメージセンサ（センサ）１１と、第２ の１次元イメージセンサ１２の２つのイメージセンサを備えている。これらは互 いに中速の密着型１次元イメージセンサによって構成されており、図示しない原 稿と密着してその画像の読み取りを行うようになっている。

【０００９】 第１または第２の１次元イメージセンサ１１、１２には、これらを駆動するた めのドライブ回路１４が接続されている。第１のイメージセンサ１１から読み出 された画像情報は第１のＲＡＭ（ランダム・アクセス・メモリ）１６に一時的に 格納され、また、第２の１次元イメージセンサ１２から読み出された画像情報は 第２のＲＡＭ１７に一時的に格納される。これらのＲＡＭ１６、１７の出力側に はデコーダ１８が配置されており、画像情報の解読を行うようになっている。

【００１０】 デコーダ１８の出力側にはマルチプレクサ（ＭＰＸ）１９が配置されており、 これらのＲＡＭ１６、１７の出力結果を選択するようになっている。デコーダ１ ８およびマルチプレクサ１９は、ドライブ回路１４によって同様にそれらの制御 が行われるようになっている。マルチプレクサ１９の出力側からは原稿が１ライ ンずつ順に走査された形で画像情報が出力され、インタフェース回路２１を介し て後段の図示しない画像処理回路に入力されるようになっている。

【００１１】 また、この画像入力装置には第１および第２の１次元イメージセンサ１１、１ ２を一体としてこれらの長手方向と直交する方向（副走査方向）に移動させるた めの副走査機構２２が設けられている。副走査機構２２は例えばステッピングモ ータを備えており、第１および第２の１次元イメージセンサ１１、１２を２走査 ラインずつ移動させるようになっている。ただし、装置によっては原稿の方を移 動させるようにしてもよい。

【００１２】 図２は、本実施例で用いられるイメージセンサの構成を原理的に表わしたもの である。ただし、この図では説明を簡略にするために読取素子の数を大幅に少な く表現している。

【００１３】 第１または第２の１次元イメージセンサ１１、１２（図１）は、各画素“１” 〜“１１”ごとにそれらの入射光に応じた量の電荷を蓄積するフォトセンサ部３ １と、このフォトセンサ部３１の各画素の電荷を並列に入力してシリアルに出力 するＣＣＤ部３２を備えている。第１のクロック３３は、フォトセンサ部３１か ら各画素の電荷をＣＣＤ部３２の対応する箇所に移動させるタイミングを定める クロックである。第２のクロック３４は、ＣＣＤ部３２を駆動して画像情報を取 り出すための周期を定めるクロックである。

【００１４】 図３は、本実施例の２つのイメージセンサの配置関係を説明するためのもので ある。第１の１次元イメージセンサ１１は、原稿の奇数ラインを読み取るべく配 置され、第２の１次元イメージセンサ１２はこれと所定の間隔を置いて並行に配 置され、原稿の偶数ラインを読み取るべく配置されている。第１の１次元イメー ジセンサ１１と第２の１次元イメージセンサ１２は、原稿４１の主走査方向に配 置され、それらは互いに厳密に並行になるように配置されている。例えばこの画 像入力装置が１０本／ｍｍの画像密度で画像情報の読み取りを行うものとすれば 、２つのイメージセンサ１１、１２の間の距離Ｄは、“ｎ”を零または正の整数 （０、１、２、……）とすると、次の（１）式を満たす間隔Ｌに厳密に設定され ている。

【００１５】

【数１】 Ｄ（ｍｍ）＝（２ｎ＋１）／１０ ……（１）

【００１６】 すなわち、２つのイメージセンサ１１、１２は必ずしも隣接して配置される必 要はなく、両者の間隔が奇数ライン分離れていればよい。このような調整は、実 際に画像を読み取りながら、機械的に簡単に実行することができる。

【００１７】 図４は、２つのイメージセンサの読み取りのタイミングを説明するためのもの である。同図（ａ）は、第１の１次元イメージセンサ１１における第１のクロッ ク３３₁ の発生周期を表わしている。これらの周期Ｔ₁ に、同図（ｂ）に示すよ うにクロック３４が画素数に相当する数だけ少なくとも発生することになる。

【００１８】 図４（ｃ）は、第２の１次元イメージセンサ１２における第２のクロック３３ ₂ の発生周期Ｔ₂ を表わしている。ただし、周期Ｔ₂ は周期Ｔ₁ と等しくなって いる。この実施例では、クロック３３₂ の立ち下がりのタイミングは、先の第１ の１次元イメージセンサ１１における第１のクロック３３₁ のそれぞれの立ち下 がりから半周期だけずれている。本来１ライン分の画像情報がイメージセンサか ら出力される周期で、２ライン分の画像情報が読み出されることによって、画像 の読み取りの高速化が図られることになる。同図（ｄ）は、同図（ｂ）に対応す るもので、第２の１次元イメージセンサ１２におけるクロック３５の発生の様子 を表わしている。

【００１９】 なお、第１および第２のクロック３３₁ 、３３₂ の発生タイミングは図４に示 したように半周期ずつずれる必要はない。第１および第２のＲＡＭ１６、１７に 書き込まれるタイミングがどうであれ、読み出しが１ラインずつ交互に行われれ ばよいからである。

【００２０】 ところで、この実施例の画像入力装置では第１の１次元イメージセンサ１１が 先頭に配置された状態で、第２の１次元イメージセンサ１２と一体的に原稿４１ を副走査するものとする。このとき、副走査は、図示しないステッピングモータ 等の駆動系からなる副走査機構で２ライン単位で行われることになる。前記した ようにこの画像入力装置が１ｍｍ当たり１０本の解像度で画像の読み取りを行う ものとすれば、第１および第２の１次元イメージセンサ１１、１２が１ライン分 の画像情報を読み取った後に次の１ライン分の画像情報の読み取りを行うまでに 副走査方向に移動する量は０．２ｍｍとなる。

【００２１】 ２つのイメージセンサ１１、１２はこのように原稿４１の画像情報の読み取り を行っていくことになるが、図３に示した距離Ｄが長いほど、第１の１次元イメ ージセンサ１１の読み取った画像情報は第１のＲＡＭ１６に長い時間だけ保持さ れ、この後に読み出されてデコーダ１８に供給されることになる。このため、距 離Ｄが長くなるほど第１のＲＡＭ１６の必要とするメモリ容量は大きくなる。

【００２２】 そこで、説明を簡単にするために２つのイメージセンサ１１、１２が文字通り 互いに隣接して配置されているものとする。

【００２３】 図５は、この場合における画像入力装置の回路構成の要部を表わしたものであ る。第１の１次元イメージセンサ１１の第１回目に読み取った画像情報５１−１ 、第２回目に読み取った画像情報５１−２、……は、それぞれ第１のＲＡＭ１６ の対応する記憶領域に格納される。第２の１次元イメージセンサ１２は第１の１ 次元イメージセンサ１１と１ライン分ずれて配置されている。そして、第２の１ 次元イメージセンサ１２の第１回目に読み取った画像情報５２−１、第２回目に 読み取った画像情報５２−２、……は、それぞれ第２のＲＡＭ１７の対応する記 憶領域に格納される。

【００２４】 この画像入力装置には、これらのＲＡＭ１６、１７に格納された画像情報５１ 、５２をラインごとに編成するためのメモリとして、ＦＩＦＯメモリ（先入れ先 出しメモリ）５３が設けられている。ＦＩＦＯメモリ５３には、まず第１のＲＡ Ｍ１６から第１回目に読み取られた画像情報５１−１が読み出されて格納され、 次に第２のＲＡＭ１７から同じく第１回目に読み取られた画像情報５２−１が読 み出されて格納される。続いて、第１のＲＡＭ１６から第２回目に読み取られた 画像情報５１−２が読み出されて格納され、次に第２のＲＡＭ１７から同じく第 ２回目に読み取られた画像情報５２−２が読み出されて格納される。以下同様で ある。

【００２５】 このようにして、ＦＩＦＯメモリ５３にはあたかも１つのイメージセンサが原 稿を順次１ラインずつ読み取っていった形で画像情報が格納されていく。ＦＩＦ Ｏメモリ５３は、これら格納された順序で画像情報を出力していく。すなわち、 図５に示した例では、ＦＩＦＯメモリ５３が図１に示したマルチプレクサ１９の 役目を果たしている。この例では、第１および第２のＲＡＭ１６、１７から出力 される画像情報５１、５２は特に解読されることなく、そのままの画像情報とし てインタフェース回路２１を介して後段の図示しない画像処理回路に供給される ことになる。

【００２６】 （第１の変形例） 図６は、本考案の第１の変形例の画像入力装置における画像情報の処理の様子 を表わしたものである。この変形例の画像入力装置では、２つのイメージセンサ を使用することによる画素のオーバラップ分を除去するようになっている。

【００２７】 すなわち、図４に示したタイミング制御から明らかなように、第１および第２ の１次元イメージセンサ１１、１２は画像の読取領域が副走査方向において半分 ずつ重複している。これが画像の再現や画像解析に悪い影響を与える場合には、 これら重複した部分の画像情報を除去するようにすればよい。

【００２８】 この第１の変形例では、先の実施例における第１および第２の１次元イメージ センサ１１、１２にそれぞれ積分イネーブル端子を配置する。そして、第１の１ 次元イメージセンサ１１については、図６（ａ）に示したように画像についての 電荷の蓄積を行うリード（read）期間と、この積分を停止するオフ（OFF ）期間 とをそれぞれ第１のクロック３３₁ （同図ｂ）の半分の周期で設定する。ここで 、リード期間では電荷の蓄積がイネーブルとなっており、オフ期間ではディスエ ーブルとなって新たな電荷の蓄積が禁止されている。同図（ｃ）は図４（ｂ）に 対応するものである。

【００２９】 第２の１次元イメージセンサ１２についても、図６（ｄ）に示したようにリー ド期間と、オフ期間とをそれぞれ第２のクロック３３₂ （同図ｅ）の半分の周期 で設定する。同図ｆは図４ｄに対応するものである。

【００３０】 このように積分イネーブル端子の制御を行うことによって、第１の１次元イメ ージセンサ１１と第２の１次元イメージセンサ１２の電荷蓄積の期間は互いに重 複しないようになる。

【００３１】 （第２の変形例） 図７は本考案の第２の変形例におけるイメージセンサの配置を表わしたもので ある。この変形例では所定の間隔を置いて４列にイメージセンサ６１〜６４を配 置している。これによって、これらのイメージセンサ６１〜６４全体は原稿６５ に対して相対的に４ラインずつ副走査すればよく、画像をより速く入力すること ができるようになる。

【００３２】

【考案の効果】

このように本考案によれば原稿の主走査方向に沿って、かつ互いに副走査方向 に所定の間隔をおいて複数の１次元イメージセンサを配置して、原稿に対してこ れら各イメージセンサを一体としてかつ複数ラインずつ相対的に副走査させて読 み取ることにしたので、高解像度で画像の読み取りを行う場合にも、画像処理が 高速化されるという利点がある。また、複数の１次元イメージセンサの全部また は一部を選択することで読み取りの対象となる画素の密度を簡単に切り換えるこ とができるという利点もある。

【図面の簡単な説明】

【図１】本考案の一実施例における画像入力装置の構成
の概要を表わしたブロック図である。

【図２】この実施例で用いられるイメージセンサの構成
を原理的に表わした説明図である。

【図３】この実施例の２つのイメージセンサの配置関係
を表わした平面図である。

【図４】この実施例の２つのイメージセンサの読み取り
のタイミングを表わしたタイミング図である。

【図５】２つのイメージセンサを隣接させた場合におけ
る画像入力装置の回路構成の要部を表わしたブロック図
である。

【図６】本考案の第１の変形例の画像入力装置における
画像情報の処理の様子を表わしたタイミング図である。

【図７】本考案の第２の変形例におけるイメージセンサ
の配置を表わした平面図である。

【符号の説明】

１１ 第１の１次元イメージセンサ １２ 第２の１次元イメージセンサ １６ 第１のＲＡＭ １７ 第２のＲＡＭ １９ マルチプレクサ ２２ 副走査機構 ４１、６５ 原稿 ５３ ＦＩＦＯメモリ ６１〜６４ イメージセンサ Ｄ 距離

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 原稿の主走査方向に沿って、かつ互いに
   副走査方向に所定の間隔をおいて配置された複数の１次
   元イメージセンサと、読み取りの対象となる原稿に対し
   てこれら各イメージセンサを一体としてかつ複数ライン
   ずつ相対的に副走査させる副走査手段と、前記複数の１
   次元イメージセンサによるそれぞれの走査ラインの読取
   出力を編成して前記原稿を１走査ラインずつ順に走査し
   たと同一の画像を得る画像編成手段とを具備することを
   特徴とする画像入力装置。