JPH04104542A - ディジタル復調器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 無線通信等における位相変調及び振幅変調、又はこれら
を組み合わせた変調信号によるディジタル通信の復調を
行うディジタル復調器に関し、低い発振周波数の発振器
を用いることができ、更にＡ／Ｄ変換器やディジタルフ
ィルタのためのクロックをＢＴＲがら供給しなくて済む
ディジタル復調器を実現することを目的とし、 １、　　Ｑアナログ信号入力をディジタル信号に変換す
るＡ／Ｄ変換をＢＴＲとは独立した発振器からのビット
レートの２倍以上のクロックで行い、受信ディジタルフ
ィルタのタップ係数を受信■。

Ｑデータ間の位相差によって変化させることによってデ
ィジタルフィルタ出力が要求されるタイミングの値にな
るように調整しビットタイミングを再生するように構成
する。

〔産業上の利用分野〕

本発明はディジタル復調器に関し、特に無線通信等にお
ける位相変調及び振幅変調、又はこれらを組み合わせた
変調信号によるディジタル通信の復調を行うディジタル
復調器に関するものである。

近年の通信方式はディジタル方式の開発が進んで来てお
り、それに伴って受信側の復調器もフルディジタル式で
構成することが望まれている。

〔従来の技術］ 第２１図は従来のディジタル復調器（自動周波数制御ル
ープは省略する）を示しており、図中、１．２はＡ／Ｄ
変換器であり、それぞれＩチャネル、Ｑチャネルのアナ
ログ受信信号をディジタルデータに変換するもの、３．
４はそれぞれディジタルトランスバーサルフィルタ（Ｄ
ＴＰ）であり、■チャネル、Ｑチャネルの受信データ波
形の雑音除去および波形整形（等化）を行うもの、３０
は準同期搬送波再生（ＣＲ）回路であり、フィルタ３．
４の出力データから受信波の搬送波を再生し１、Ｑチャ
ネル復調データを出力するもの、そして４０はＢＴＲ（
ビットタイミング再生回路）であり、ディジタルフィル
タ３．４の出力を用いてシンボルレートｆと同しレート
のクロックを再生して搬送波再生回路３０に与え、２ｆ
のクロックを再生してＡ／Ｄ変換器１．２とフィルタ３
，４に与えている。

また、ＢＴＲ４０は、第２２図に示すように、ディジタ
ルフィルタ３．４からの出力データから両者の位相差を
位相検出器４２で検出し、この位相差中の雑音をフィル
タ４３で取り除いて得た位相差データＸに基づき分周比
Ｘ＋Ｎ／２を有する分周器（ディジタルＶＣＯ）４４が
高周波の発振器４）の出力クロック（周波数ＮＲ：　Ｒ
はビットレート）を分周して周波数２ｆのクロックを再
生している。これによって、データ識別点のタイミング
に正しく合うように分周器４４の出力の周波数及び位相
を変化させ、ビットタイミングを再生している。尚、４
５は周波数ｆのクロックを発生するための分周器である
。

〔発明が解決しようとする課題〕

■ところが、数度の精度でクロック位相を制御しようと
すると、分周器４４の関係でビットレートの５０倍以上
の高周波クロックを発生する発振器４）を用いなければ
ならず、高ビットレートの復調器に対応できないため、
フルディジタル復調器の速度限界のネックとなっていた
。

また、ビットレートのＮ倍のクロックを用いた場合、制
御できる最小位相は３６０／Ｎであり高ビットレートで
はＮを大きくできず位相ジッタが大きくなる欠点があっ
た。

このため、ビットレートが高くなるとディジタル復調器
でもＢＴＲのＶＣＯ４４だけはアナログ回路となってし
まい、フルディジタル復調器による小型（ＬＳＩ）化な
どの実現ができなかった。

■従来のＢＴＲはＡ／Ｄ変換器やディジタルフィルタの
クロックの周波数や位相を変えてビットタイミングを再
生していたので、バースト復調器においてプリアンブル
データをメモリに記憶しておき、ＣＲ引込用やＢＴＲ引
込用の異なる動作に対して複数回使用するというような
ことができなかった。

■更に従来のＢＴＲはＡ／Ｄ変換器やディジタルフィル
タのクロックの周波数や位相を変えてビットタイミング
を再生していたので、バースト復調器においてＢＴＲ用
のプリアンブル（“１″　０″の繰り返し）部において
、ディジタルフィルタの特性を帯域の狭いバンドパスフ
ィルタとし、ＢＴＲの引込特性を改善することが困難で
あった。これはＳ／Ｎを良＜ＬＢＴＲの引込を速くする
ためにはディジタルフィルタの帯域を狭くした方がよい
が、ＢＴＲのループの中にＡ／Ｄ変換器とディジタルフ
ィルタが含まれているため、時定数が大きくなってしま
い引込が遅くなってしまうといった相反する要素がある
ためであった。

従って、本発明は、低い発振周波数の発振器を用いるこ
とができ、更にＡ／Ｄ変換器やディジタルフィルタのた
めのクロックをＢＴＲから供給しなくて済むディジタル
復調器を実現することを目的とする。

〔課題を解決するための手段と作用〕

以下、上記の課題を解決するための本発明に係るディジ
タル復調器の種々の手段について説明する。

（１）ディジタル復調器に用いるディジタルフィルタは
原理的に精度上必要なタップ係数の数に対して＋２個以
上のタップ係数があれば、同精度の出力を、ビット間隔
＝３６０度として±３６０／Ｈ（Ｈはサンプルレート／
ビットレート）の範囲でタップ係数を変化させれば計算
することができる。

このことを利用し、従来のサンプルクロックを変化させ
てビットタイミングを取る方法に代えて、ディジタルフ
ィルタのタップ係数を変化させることにより、要求され
るタイミングの値（例えばデータ識別点など）を計算し
出力することができることが分かる。

そこで、本発明では、第１図に原理的に示すように、■
チャネル受信信号及びＱチャネル受信信号をそれぞれデ
ィジタルデータに変換するＡ／Ｄ変換器１．２と各ディ
ジタルデータを更に波形整形するディジタルフィルタ３
．４とにビットレート（Ｒ）の２倍以上のクロックを与
える発振器５と、両ディジタルフィルタ３．４の出力か
ら位相差を検出する位相検出部６と、該位相差の内の雑
音除去を行い所定の周波数成分を取り出すループフィル
タ７と、該ループフィルタフの出力がサンプリング間隔
を越えているときのみ飛び越し命令信号を発生する制御
回路８と、該ループフィルタフの出力に応して該ディジ
タルフィルタ３．４に対しその応答の位相を最適にする
タップ係数を与えるメモリ９と、該飛び越し命令を受け
て、該発振器５から該位相検出部６、ループフィルタ７
及び制御回路８へのクロックの出力を禁止する回路１０
と、該禁止回路１０の出力クロックを２分周して該位相
検出部６、ループフィルタ７及び制御回路８へ与える分
周回路１１とを備えている。

即ち、発振器５ではビットレートの２倍以上のクロック
が発生されてＡ／Ｄ変換器１．２及びディジタルフィル
タ３，４に与えられている。

そして、位相検出器６とフィルタ７と制御回路８とタッ
プ係数メモリ９とで構成されたＢＴＲ５０では、ディジ
タルフィルタ３．４の出力データから位相検出器６及び
フィルタフにより位相差を求め、この位相差に基づいて
タップ係数メモリ９からその位相差に対応して応答の位
相を最適にするタップ係数を取り出す。

これを第２図に示したインパルス応答波形で説明すると
、ビット間隔Ｔ内においてフィルタ７の出力位相差が図
示のようにＰであるとすると、タップ係数メモリ９から
読み出されるデータ値はこの位相差Ｐを“０”にするよ
うな値である。

このようにしてタップ係数が与えられたディジタルフィ
ルタ３．４ではそのタップ係数によって波形整形等の動
作を行うので、例え発振器５の出力クロックが受信アイ
パターンの中心をラッチできなくても上記のタップ係数
の補正によって位相を修正した形でＢＴＲ５０に送るの
で、ＢＴＲ５０で再生されるクロックの位相は正確なも
のとなる。

但し、第２図においてＰ点がサンプリング間隔Ｔ１を越
えてしまうような場合（Ｐ点がＴＩと−Ｔ１との間に無
い場合）には制御回路８がこれを検出して飛び越し命令
を禁止回路１０に与えることにより発振器５からのクロ
ックを歯抜けにしクロック周波数をビットレートに同調
させる。

（２）上記第１図の構成に加えて本発明では、第３図に
原理的に示すように更に各Ａ’／Ｄ変換器１゜２の出力
を該クロックの所定数分遅延させる遅延器１２．１３と
、各Ａ／Ｄ変換器１．２の出力又は各遅延器１２．１３
の出力を選択信号により選択して各ディジタルフィルタ
３，４に送る選択器１４．１５と、該選択信号がＢＴＲ
用プリアンブルの開始を示したとき両ディジタルフィル
タ３゜４の出力からＢＴＲ引込時の初期位相のハングア
ップ状態を検出して該制御回路８の初期位相をキックオ
フする回路１６を更に設けることができる。

即ち、第１図の構成を用いることにより、Ａ／Ｄ変換器
１．２及びディジタルフィルタ３．４はＢＴＲ５０とは
独立した発振器５のクロックにより動作するので、バー
スト・プリアンブルが同しものであってもＣＲ用又はＢ
ＴＲ用の引込を行うことができる。

そこで、本発明では、プリアンブル時において、遅延器
１２．１３で各Ａ／Ｄ変換器１．　２の出力を所定クロ
ック数０分だけ遅延させ、選択器１４゜１５でＡ／Ｄ変
換器１．２の出力と遅延器１２゜１３の出力とをＢＴＲ
引込時を示す選択信号を用いて選択することにより第４
図に示す如く、ＢＴＲ引込用のプリアンブル中のｎクロ
ック分において初期位相キックオフ回路１６がディジタ
ルフィルタ３．４の出力からＢＴＲ引込時の初期位相の
ハングアップ状態を検出する。

このハングアップ状態というのは第１４図に示すように
、アイパターンが最も狭まったところにデータのクロッ
クタイミングが来ることを示しており、このようなハン
グアップ状態でＢＴＲの引込を行うと短いプリアンブル
期間では引込完了しない場合があるため、第４図に示す
ように最初のｎクロック分で初期位相のハングアップ状
態を回路１６で検出したときにはＢＴＲ５０中の制御回
路８の初期位相をキックオフする。

こうすれば、９９０７９分経過後は遅延器１２゜１３の
出力データに基づいて通常のＢＴＲ用引込を行うことが
できる。

従って、プリアンブルデータを繰り返して用いることが
できるので、送信されるプリアンブルデータ自体短いも
ので済むことになる。

（３）本発明では、プリアンブル中のＣＲ用引込に対し
ても第５図に原理的に示すように、第り図の構成に加え
て各Ａ／Ｄ変換器１．２の出力をクロックの所定数分遅
延させる遅延器１７．１８と、各Ａ／Ｄ変換器１，２の
出力又は遅延器１７．１８の出力を選択信号により選択
して各ディジタルフィルタ３．４に送る選択器１４．１
５と、両ディジタルフィルタ３．４の出力から周波数差
を再生し、該選択信号によって示されるＣＲ用プリアン
ブル中の周波数引込終了時点において両ディジタルフィ
ルタ３．４の出力を復調する搬送波再生回路１９に位相
引込初期値として与える周波数差再生回路２０を更に設
けることができる。

即ち、本発明では、Ａ／Ｄ変換器１．２の出力を所定ク
ロンク数ｍ分だけ遅延する遅延器１７゜１８を設け、選
択器１４．１５でＡ／Ｄ変換器１゜２の出力か又は遅延
器１７．１８の出力かを選択してディジタルフィルタ３
．４に与える。

この場合、選択信号は第６図に示すようにプリアンブル
中のＣＲ引込部分をｍビア）分だけまず周波数差再生回
路２０で周波数差を再生して周波数引込を行い、このｍ
ビット経過後は通常のＣＲ引込を行うことができる。

従って、プリアンブルデータを繰り返して用いることが
できるので、送信されるプリアンブルデータ自体短いも
ので済むことになる。

（４）更に本発明では第５図の構成に加えて、第７図に
原理的に示すように各Ａ／Ｄ変換器１，２の出力を該ク
ロックの別の所定数分遅延させる別の遅延器１２．１３
と、各Ａ／Ｄ変換器１．２の出力又は各遅延器１２，１
３，１７．１８のいずれかの出力を選択信号によりＣＲ
用プリアンブル期間を周波数再生用と初期位相キックオ
フ用と位相再生用とに分けて選択して各ディジタルフィ
ルタ３．４に送る選択器２１．２２と、該選択信号によ
り両ディジタルフィルタ３，４の出力からＣＲ引込時の
周波数再生を該周波数差再生回路２０で行った後の初期
位相のハングアップ状態を検出して搬送波再生回路１９
の初期位相をキックオフする回路１６を更に設けること
ができる。

即ち、本発明では、第５図の周波数引込動作と共に第３
図に示した初期位相キックオフ動作を搬送波再生回路１
９に対しても行うものであり、第８図に示すように選択
信号がＣＲ用プリアンブル期間を周波数再生用ｍビット
と初期位相キックオフ用ｎビットと位相再生用とに分け
て選択して各ディジタルフィルタ３．４に送るようにし
ており、周波数引込と初期位相キックオフと位相引込と
を同じプリアンブルデータを用いて行うことができ、送
信されるプリアンブルデータを短くすることができる。

（５）更に本発明では、第１図の構成に加えて、第９図
に原理的に示すように、各Ａ／Ｄ変換器１゜２の出力を
該クロックの所定数分遅延させる遅延器Ｌ２．１３と、
各Ａ／Ｄ変換器１，２の出力又は該遅延器１２．１３の
出力を選択信号により選択して該ディジタルフィルタ３
．４に送る選択器１４．１５とを更に設け、プリアンブ
ルデータが“１”とｕＯ”の繰り返しのパターンであり
、該選択信号が該プリアンブルデータをＢＴＲ用とその
後のＣＲ用とに分割することができる。

即ち、通常プリアンブルデータとしては最初に例えばオ
ール“０″のＣＲ用プリアンブルが送られ、その後にＢ
ＴＲ用プリアンブルが送られて来るが、本発明では、プ
リアンブルデータを１″と“０”の繰り返しのパターン
を用いるので、第１０図に示すように、選択信号により
選択器１４゜１５を制御して最初にＢＴＲ引込用として
プリアンブルデータを用い、その後にＣＲ引込用として
プリアンブルデータを使用することができ、この場合も
プリアンブルデータを短くすることができる− （６）更に本発明では、第１図の構成に加えて、第１１
図に原理的に示すように、メモリ９のタップ係数による
周波数帯域より狭い周波数帯域のり７プ係数を存し各フ
ィルタフの出力に接続された別のメモリ２２と、ＢＴＲ
用プリアンブルを受信したことを示す選択信号を受けた
ときに該狭帯域用のメモリ２２からのタップ係数を選択
して該ディジタルフィルタ３．４に与える選択器２３と
を更に設けることができる。

即ち、本発明では、Ａ／Ｄ変換器１．２のクロックはＢ
ＴＲ５０と独立しているため、ＢＴＲ用プリアンブル（
“０”と“１”の繰り返し）ではＳ／Ｎを良＜　ＬＢＴ
Ｒ引込を速（するためにディジタルフィルタ３，４の帯
域を狭くした方が良いので、ＢＴＲ用プリアンブルを示
す選択信号により選択器２３が狭帯域タップ係数メモリ
２２に予め記憶されたタップ係数をディジタルフィルタ
３゜４に与えている。

［実　施　例］ 第１２図（ａ）は、第１図（及び第３図、第５図、第７
図、第９図、及び第１１図）に示した本発明に係るディ
ジタル復調器に用いるＢＴＲ５０内の制御回路８の一実
施例を示したものである。

尚、第１図中の禁止回路１０としてはＡＮＤゲートを使
用することができ、またその他の構成部分は従来例と同
じものを使用することができる。

第１２図（ａ）において、この実施例による制御回路８
は、加算器（積分器）８１と、この加算器８１の出力Ｘ
と基準値９０／Ｋ又は−９０／にとをそれぞれ比較する
比較器８２．８３と、両比較器８２．８３の出力Ｘに基
づき加算器８１の出力を加工して出力Ｙをタップ係数メ
モリ９及び加算器８１へ送り出力ＺをＡＮＤゲート１０
へ送る演算部８４とで構成されている。尚、比較器８２
゜８３の基準値中のＫはピント間隔を３６０°としたと
きのＢＴＲの（タップ係数メモリ９の容量で決まる）位
相精度を示しており３６０　Ｒ／Ｋ　ｆ（Ｒはピットレ
ート、ｆは発振器５の周波数でこの場合ｆ　＝４　Ｒ）
で表すことができるものであり、９０／になる基準値は
第２図に点線で示した如くピント間隔Ｔを４分割した位
置に相当する。

このような構成の制御回路９において、第２図のＰ点が
例えば“０”とＴ１又は−Ｔ１との間にある場合には、
演算部８４の出力はＸのままでメモリ９に与えられ、位
相差Ｘの分だけ強制的に“０”の位置（アイパターンが
最も開いた位置）にタップ係数が修正されて波形整形が
行われることとなる。このとき、出力Ｚは第１２図（ｂ
）のタイムチャートに示すようになり、ＡＮＤゲート１
０の他方の入力である発振器５のクロックを２分の１禁
止している。即ち、通常は発振器５の出力（周波数ＮＲ
＝４Ｒ）をＮ／２分周して必要な２Ｒを取り出している
。

一方、Ｐ点がＴ１又は−Ｔ１を越えているような場合に
は比較器８２又は８３ではＸ＞９０／Ｋ又はＸ＜−９０
／にで出力が１″となり、これを受けた演算部８４では
Ｙ＝Ｘ−９０／Ｋ又はＹ　＝Ｘ＋９０／になる出力を発
生すると共に出力Ｚを、第１２図（ｂ）に示すように変
化させる。

これにより、ＡＮＤゲート１ｏは発振器５のクロックを
制御する。このとき、演算部８４の出力Ｙはメモリ９に
送られて対応したタップ係数に修正させた形でディジタ
ルフィルタ３．４のタップ係数を読み出すことになる。

第１３図は、第３図に示した本発明に用いる初期位相キ
ックオフ回路１６と制御回路８との組合せを示した実施
例であり、この実施例では、キックオフ回路１６は、位
相検出器６の入力（ディジタルフィルタ３．４の出力）
を分周器１１の出力クロックで取り込むラッチ回路１６
１と、このラッチ回路１６１の出力を積分する積分器１
６２と、この積分器１６２の出力と基準値とを比較する
比較部１６３と、比較部１６３の出力により初期位相の
キックオフ値１８０／Ｋを選択するスイッチＳＷＩとで
構成されており、スイッチＳＷＩの出力は制御回路８に
追加された加算器８５において演算部８４の出力Ｙに加
算されるようになっている。

このようなキンクオフ回路Ｉ６においては、分周器１１
からのクロックを識別点としてディジタルフィルタ３，
４の出力を取り込み、第３図に示した選択信号によって
指示されるＢＴＲの開始を示したときからｎクロンク分
のプリアンブル期間中、ランチ回路１６１の出力を積分
する。

その結果、この積分値が成る基準値を越えず、小さな値
のままであるときには、第１４図に示すように、ハング
アップ状態が生じているとして比較部１６３がスイッチ
ＳＷＩを制御してキックオフ値１８０／Ｋを選択し、加
算器８５において出力Ｙに加算させる。尚、このキンク
オフ値１８０／には第１４図に示す如く丁度アイパター
ンの横幅の半分の位相に相当する値である。

これにより、初期位相は第１４図においてハングアップ
状態の位相から正しいタイミングのクロック位相が制御
回路８に与えられることになる。

従って、制御回路８ではその後のＢＴＲ引込のためのプ
リアンブル期間を短縮することができる。

第１５図には、スイッチＳＷＩの切替のタイミングが示
されており、プリアンブル期間中のＣＲ部分及びＢＴＲ
のｎクロック分の期間中は端子Ｂ−Ｃ間に切替選択され
ているが、ｎクロンク分が終了した時点でハングアンプ
状態であるときには、スイッチＳＷＩは端子Ａ−Ｃ側に
切り替えられキックオフが一時にして行われ、その後、
すくに端子１１３−Ｃ間に切り替えられることとなる。

第１６図は、第５図に示した本発明に用いる周波数差再
生回路２０と搬送波再生回路１９との組合せを示した実
施例で、この実施例では搬送波再生回路は、ディジタル
フィルタ３，４の出力を位相回転させて復調データを発
生する位相回転部１９１と、この位相回転部１９１の出
力から位相差を検出する位相検出器１９２と、位相検出
器１９２の出力から雑音を除去するループフィルタ１９
３と、その位相差に応して位相回転部１９１の位相回転
を制御するディジタルＶＣＯ１９４とでＰＬＬ構成され
ており、このＰ　’Ｌ　Ｌループ中のフィルタ１９３に
対して、ディジタルフィルタ３，４の出力から周波数差
を再生する周波数差検出部２０１と、この周波数差の平
均値を夏山する平均値算出部２０２とで構成されている
周波数差再生回路２０の出力を与えるように構成してい
る。

従って、周波数差再生回路２０で選択信号により、第１
７図に示す如く、ＣＲ用プリアンブル期間中の周波数引
込期間中、平均値算出部２０２で周波数差の平均を取っ
た結果をフィルタ１９３にロードする。

これにより、フィルタ１９３は平均的な周波数差にリセ
ットされた形でその後ＯＣＲ引込を実行するので、引込
を迅速に行うことができる。

第１８図は、第７図に示した本発明の初期位相キックオ
フ回路１６及び周波数差再生回路２０と搬送波再生回路
１９との組合せを示した実施例であり、特に初期位相キ
ックオフ回路１６と搬送波再生回路１９との関係を具体
的に示したものである。

この実施例では、初期位相キックオフ回路１６は、ディ
ジタルフィルタ３．４の出力を一定期間積分する積分器
１６ａ、１６ｂと、これらの積分器出力から判定出力を
発生するＲＯＭ１６ｃと、選択信号によりＲＯＭ１６ｃ
からの判定出力を選択するスイッチＳＷ２とで構成され
ており、搬送波再生回路１９のＶＣＯ１９４は、フィル
タ１９３の出力とスイッチＳＷ２の出力とを加算する加
算器１９４ａと、加算器１９４ａの出力を選択信号によ
り積分する積分器１９４ｂと、積分器１９４ｂの積分結
果により位相回転データを出力するＲＯＭ１９４ｃとで
構成されている。尚、周波数差再生回路２０については
第１６図に示した通りフィルタ１９３に平均化された周
波数差が与えられる。

まず、この場合の選択信号（２ビツト）では、プリアン
ブルデータ期間中のＣＲ期間を第１９図に示すように３
分割し、最初のＣＲ期間は周波数差再生回路２０が第１
６図で説明したように周波数差再生を行い、次のＣＲ期
間では初期位相キックオフ回路１６内の積分器１６ａ及
び１６ｂがディジタルフィルタ３．４の出力を積分する
。

この積分器１６ａ、１６ｂの出力は例えば８ビノドであ
り、これら両者の差がＲＯＭｌ６ｃの比較基準値りより
小さいときには第２０図に示すように、■チャネルデー
タとＱチャネルデータとが４５°の良好な初期位相状態
にあるものと判定し、基準値りより大きいときには、第
２０図に示す■又はＱチャネル軸上に初期位相状態があ
るものと判定して第２０図に示す４５°に対応する位相
値をＲＯＭＩ　６　ｃが出力する。

このときの初期位相をキックオフするタイミングは第１
９図に示すように第３番目のＣＲ期間が開始するときで
あり、これを選択信号が示すことによって今まで端子Ｂ
−Ｃ間に接続されていたスイッチＳＷ２は第１９図にも
示すように端子Ａ−Ｃ間に切り替えられ、ＲＯＭ１６ｃ
の出力を■Ｃ０１９４の積分器１９４ｂに与える。

これにより、積分器１９４ｂは第２０図に示すように■
チャネルーＱチャネル間が４５°の位相差が与えられて
キックオフされることとなり、その後のＣＲ（位相）引
込を迅速に行うことができるので、プリアンブル期間を
短縮することが可能となる。尚、スイッチＳＷ２はキン
クオフ動作後は直ちに端子Ｂ−Ｃ間に切り替えられる。

〔発明の効果〕

以上説明したように、本発明に係るディジタル復調器に
よれば、［、Ｑアナログ信号入力をディジタル信号に変
換するＡ／Ｄ変換をＢＴＲとは独立した発振器からのピ
ントレートの２倍以上のクロックで行い、受信ディジタ
ルフィルタのタップ係数を受信１．Ｑデータ間の位相差
によって変化させることによってディジタルフィルタ出
力が要求されるタイミングの値になるように調整しビッ
トタイミングを再生するように構成したので、発振器の
クロックのレートがピントレートの２倍で済むため、高
ビットレートまでディジタルＢＴＲで対応することがで
きる。

また、ＢＴＲのループからＡ／Ｄ変換器が抜けることに
よって、受信データを遅延器に溜めて独立した異なる各
種処理に用いることが可能となるので、プリアンブルデ
ータの短縮ができバースト通信の伝送効率を向上できる
。

更には、プリアンブルデータの長さを従来と同じにすれ
ば、バースト通信の回線品質の向上ができる。また位相
制御できる最小位相は従来とは異なりＢＴＲのピントレ
ートとは無関係にタップ係数の種類で決まめることかで
き、タップ係数メモリの位相精度を細か（設定すれば、
それに対応した非常に精度の高い位相制御を行うことが
できることになる。

【図面の簡単な説明】

第１図は、本発明に係るディジタル復調器（その１）の
原理構成ブロック図、 第２図は、本発明に用いるタップ係数メモリの原理を説
明するためのインパルス応答波形図、　　□第３図は、
本発明に係るディジタル復調器（その２）の原理構成ブ
ロック図、 第４図は、第３図の本発明の詳細な説明するためのタイ
ムチャート図、 第５図は、本発明に係るディジタル復調器（その３）の
原理構成ブロック図、 第６図は、第５図の本発明の詳細な説明するためのタイ
ムチャート図、 第７図は、本発明に係るディジタル復調器（その４）の
原理構成ブロック図、 第８図は、第７図の本発明の詳細な説明するためのタイ
ムチャート図、 第９図は、本発明に係るディジタル復調器（その５）の
原理構成ブロック図、 第１０図は、第９図の本発明の詳細な説明するためのタ
イムチャート図、 第１１図は、本発明に係るディジタル復調器（その６）
の原理構成ブロック図、 第１２図は、本発明に用いる制御回路の構成と動作の一
実施例を示す図、 第１３図は、本発明に用いる初期位相キックオフ回路と
制御回路の組合せの一実施例を示すブロック図、 第１４図は、ハングアップ状態を説明するためのアイパ
ターン波形図、 第１５図は、第１３図の実施例に用いるスイッチの動作
タイムチャート図、 第１６図は、本発明に用いる周波数再生回路と搬送波再
生回路との組合せの一実施例を示すブロック図、 第１７図は、第１６図の実施例の動作を説明するための
タイムチャート図、 第１８図は、本発明に用いる周波数差再生回路と初期位
相キンクオフ回路と搬送波再生回路との組合せの一実施
例を示すブロック図、 第１９図は、第１８図の実施例に用いるスイッチの動作
タイムチャート図、 第２０図は、第１８図の実施例における初期位相のキッ
クオフを説明するためのタイムチャート図、 第２１図は、従来例を示すブロック図、第２２図は、従
来例に用いられるビットタイミング再生回路の構成を示
すブロック図、である。 図において、 １．２・・・Ａ／Ｄ変換器、 ３．４・・・ディジタルフィルタ、 ５・・・発振器、 ６・・・位相検出器、 ７・・・ループフィルタ、 ８・・・制御回路、 ９・・・タップ係数メモリ、 １０・・・禁止回路、 １１・・・分周器、 １２．１３．１７．１８・・・遅延器、１４．１５．２
１．２２・・・選択器、１６・・・初期位相キックオフ
回路、 １９・・・搬送波再生回路、 ２０・・・周波数差再生回路、 ２３・・・狭帯域タップ係数メモリ、 ２３・・・選択器。 図中、同一符号は同−又は相当部分を示す。

Claims (6)

【特許請求の範囲】
1. （１）Ｉチャネル受信信号及びＱチャネル受信信号をそ
   れぞれディジタルデータに変換するＡ／Ｄ変換器（１）
   （２）と各ディジタルデータを更に波形整形するディジ
   タルフィルタ（３）（４）とにビットレートの２倍以上
   のクロックを与える発振器（５）と、両ディジタルフィ
   ルタ（３）（４）の出力から位相差を検出する位相検出
   部（６）と、 該位相差の内の雑音除去を行い所定の周波数成分を取り
   出すループフィルタ（７）と、 該ループフィルタ（７）の出力がサンプリング間隔を越
   えているときのみ飛び越し命令信号を発生する制御（８
   ）と、 該ループフィルタ（７）の出力に応じて該ディジタルフ
   ィルタ（３）（４）に対しその応答の位相を最適にする
   タップ係数を与えるメモリ（９）と、 該飛び越し命令を受けて、該発振器（５）から該位相検
   出部（６）、ループフィルタ（７）及び制御回路（８）
   へのクロックの出力を禁止する回路（１０）と、該禁止
   回路（１０）の出力クロックを２分周して該位相検出部
   （６）、ループフィルタ（７）及び制御回路（８）へ与
   える分周回路（１１）と、 を備えたことを特徴とするディジタル復調器。
2. （２）各Ａ／Ｄ変換器（１）（２）の出力を該クロック
   の所定数分遅延させる遅延器（１２）（１３）と、各Ａ
   ／Ｄ変換器（１）（２）の出力又は各遅延器（１２）（
   １３）の出力を選択信号により選択して各ディジタルフ
   ィルタ（３）（４）に送る選択器（１４）（１５）と、
   該選択信号がＢＴＲ用プリアンブルの開始を示したとき
   両ディジタルフィルタ（３）（４）の出力からＢＴＲ引
   込時の初期位相のハングアップ状態を検出して該制御回
   路（８）の初期位相をキックオフする回路（１６）を更
   に設けたことを特徴とする請求項１に記載のディジタル
   復調器。
3. （３）各Ａ／Ｄ変換器（１）（２）の出力を該クロック
   の所定数分遅延させる遅延器（１７）（１８）と、各Ａ
   ／Ｄ変換器（１）（２）の出力又は該遅延器（１７）（
   １８）の出力を選択信号により選択して各ディジタルフ
   ィルタ（３）（４）に送る選択器（１４）（１５）と、
   両ディジタルフィルタ（３）（４）の出力から周波数差
   を再生し、該選択信号によって示されるＣＲ用プリアン
   ブル中の周波数引込終了時点において両ディジタルフィ
   ルタ（３）（４）の出力を復調する搬送波再生回路（１
   ９）に位相引込初期値として与える周波数差再生回路（
   ２０）を更に設けたことを特徴とする請求項１に記載の
   ディジタル復調器。
4. （４）各Ａ／Ｄ変換器（１）（２）の出力を該クロック
   の別の所定数分遅延させる別の遅延器（１２）（１３）
   と、各Ａ／Ｄ変換器（１）（２）の出力又は各遅延器（
   １２）（１３）（１７）（１８）のいずれかの出力を選
   択信号によりＣＲ用プリアンブル期間を周波数再生用と
   初期位相キックオフ用と位相再生用とに分けて選択し各
   ディジタルフィルタ（３）（４）に送る選択器（２１）
   （２２）と、該選択信号により両ディジタルフィルタ（
   ３）（４）の出力からＣＲ引込時の周波数再生を該周波
   数差再生回路（２０）で行った後の初期位相のハングア
   ップ状態を検出して該搬送波再生回路（１９）の初期位
   相をキックオフする回路（１６）を更に設けたことを特
   徴とする請求項３に記載のディジタル復調器。
5. （５）各Ａ／Ｄ変換器（１）（２）の出力を該クロック
   の所定数分遅延させる遅延器（１２）（１３）と、各Ａ
   ／Ｄ変換器（１）（２）の出力又は該遅延器（１２）（
   １３）の出力を選択信号により選択して該ディジタルフ
   ィルタ（３）（４）に送る選択器（１４）（１５）とを
   更に設け、プリアンブルデータが“１”と“０”の繰り
   返しのパターンであり、該選択信号が該プリアンブルデ
   ータをＢＴＲ用とその後のＣＲ用とに分割することを特
   徴とする請求項１に記載のディジタル復調器。
6. （６）該メモリ（９）のタップ係数による周波数帯域よ
   り狭い周波数帯域のタップ係数を有し各フィルタ（７）
   の出力に接続された別のメモリ（２２）と、ＢＴＲ用プ
   リアンブルを受信したことを示す選択信号を受けたとき
   に該狭帯域用のメモリ（２２）からのタップ係数を選択
   して該ディジタルフィルタ（３）（４）に与える選択器
   （２３）とを更に設けたことを特徴とする請求項１に記
   載のディジタル復調器。