JPH04105346A - Manufacture of semiconductor device - Google Patents
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- JPH04105346A JPH04105346A JP22370290A JP22370290A JPH04105346A JP H04105346 A JPH04105346 A JP H04105346A JP 22370290 A JP22370290 A JP 22370290A JP 22370290 A JP22370290 A JP 22370290A JP H04105346 A JPH04105346 A JP H04105346A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に係り、特に素子分離
絶縁膜の製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for manufacturing an element isolation insulating film.
近年、半導体集積回路装置は、高速化・高集積化に伴な
う微細化技術の確立が要求さnている。In recent years, there has been a demand for the establishment of miniaturization technology for semiconductor integrated circuit devices as speed increases and integration increases.
この微細技術における重要な項目の1つとして、半導体
集積回路装置を構成する複数個のMO5型電界効果トラ
ンジスタ(以下、MQ5FETと略す)を分離する素子
分離領域の縮小がある。特に大容量メモリでは素子分離
領域の寸法がメモリセルサイズを決める大きな要因とな
り、論理L5Iではチップパターン全体を比例縮小して
いく上において素子分離領域の比例縮小が欠かせない。One of the important items in this microtechnology is the reduction of the element isolation region that separates a plurality of MO5 field effect transistors (hereinafter abbreviated as MQ5FET) constituting a semiconductor integrated circuit device. Particularly in large-capacity memories, the dimensions of the element isolation region are a major factor in determining the memory cell size, and in the case of logic L5I, proportional reduction of the element isolation region is indispensable when proportionally reducing the entire chip pattern.
素子分離技術としては、窒化膜をバターニングした後、
その窒化膜の周囲のシリコンだけを選択的に酸化するL
OCO5(Loell Qxidlton of 5i
1icon )法がある。As an element isolation technology, after buttering the nitride film,
L selectively oxidizes only the silicon around the nitride film
OCO5 (Loell Qxidlton of 5i
1icon) There is a law.
このLOCO5法による素子分離絶縁膜の製造方法を第
2図(a)〜(f)を用いて説明する。A method of manufacturing an element isolation insulating film using the LOCO5 method will be described with reference to FIGS. 2(a) to 2(f).
まず、第2図(a)に示すように、濃度5X1014〜
5X 10” txt−3,比抵抗fll 〜80 !
l(’I (7) P 型シIJ ’:J ン半導体基
板(Wの一主直に熱酸化法により肥厚200〜500人
の下敷酸化@(2)を形成する。この下敷酸化膜@は後
の工程で形成さnるシリコン窒化膜の応力を緩和させ、
P型シリコン半導体基板(6)内での転位やスリップの
発生を抑制させるためのものである。First, as shown in FIG. 2(a), the concentration is 5×1014~
5X 10" txt-3, specific resistance full ~80!
1 ('I (7) P-type silicon IJ ': J A 200 to 500 thick underlayer oxide layer (2) is formed on the main surface of the semiconductor substrate (W) by a thermal oxidation method. Relaxing the stress of the silicon nitride film that will be formed in a later process,
This is to suppress the occurrence of dislocations and slips within the P-type silicon semiconductor substrate (6).
次に、第2図(b)に示すように、下敷酸化膜(6)の
設面上にCVD法により膜厚100o〜8000 Aの
シリコン窒化膜−を堆積する。Next, as shown in FIG. 2(b), a silicon nitride film having a thickness of 100 to 8000 Å is deposited on the surface of the underlying oxide film (6) by the CVD method.
次に、第2図(C)に示すように、シリコン窒化膜(2
)の表面上にフォトレジスト(ロ)を途付し、素子分離
絶縁膜を形成する領域上のパターンを除去するようにフ
ォトレジスト(ロ)を写真蝕刻法によりバターニングす
る。続いて、フォトレジスト(ロ)をマスクとしてシリ
コン窒化膜−のエツチングを行なう。Next, as shown in FIG. 2(C), a silicon nitride film (2
), and the photoresist (b) is patterned by photolithography so as to remove the pattern on the region where the element isolation insulating film is to be formed. Subsequently, the silicon nitride film is etched using the photoresist (b) as a mask.
次に、第2図(d)に示すように、シリコン窒化膜@及
びフォトレジスト(ロ)をマスクとして下敷酸化膜(ロ
)上からP型シリコン半導体基板(6)の−主面に、加
速電圧40〜70 KeV 、ドーズ量I X 101
3”−”(7) 条件でボロンのイオン注入を行ない、
濃度〜10”tll”−3のど型高濃度層(至)を形成
する。このt型高濃度層cIFjは後の工程で形成さn
るフィールド酸化膜下部での寄生チャネルの形成を防止
するチャネルストッパのためのものである。Next, as shown in FIG. 2(d), using the silicon nitride film @ and the photoresist (b) as a mask, accelerate Voltage 40-70 KeV, dose I x 101
Boron ion implantation was performed under 3”-”(7) conditions,
A throat-type high concentration layer (up to) with a concentration of ~10"tll"-3 is formed. This t-type high concentration layer cIFj will be formed in a later step.
This is a channel stopper that prevents the formation of a parasitic channel under the field oxide film.
次に、第2図(、)に示すように、フォトレジスト(ロ
)のパターンを除去した後、シリコン窒化膜(至)をマ
スクとして900〜1000℃の温度下で熱酸化を行な
う。この時、シリコン窒化膜@で被覆さnていない領域
のみが酸化さn、素子分Flip縁膜として膜享番、(
5000〜6000人)のフィールド酸化膜(ハ)が形
成される。Next, as shown in FIG. 2(,), after removing the photoresist (b) pattern, thermal oxidation is performed at a temperature of 900 to 1000 DEG C. using the silicon nitride film (to) as a mask. At this time, only the region not covered with the silicon nitride film is oxidized, and the film is used as a Flip edge film for the element (
A field oxide film (c) of 5,000 to 6,000 layers is formed.
次に、第2図(f)に示すように、シリコン窒化膜μs
、下敷酸化膜@を順に除去すると、素子形成領域にのみ
P型シリコン半導体基板(6)の−主面が露出する。そ
の後、露出したP型シリコン半導体基板(ロ)の−主面
内に、通常のMQ5Ffil:T製造技術を用いてnチ
ャネルMO5FETを形成する。Next, as shown in FIG. 2(f), a silicon nitride film μs
, and the underlying oxide film @ are removed in order, the negative main surface of the P-type silicon semiconductor substrate (6) is exposed only in the element formation region. Thereafter, an n-channel MO5FET is formed in the -main surface of the exposed P-type silicon semiconductor substrate (b) using a normal MQ5Ffil:T manufacturing technique.
上記のような従来のフィールド酸化膜(至)の製造方法
では、シリコン窒化膜(至)両端の下部にフィールド駿
化腺叫がもぐり込み、パース・ピークと呼ばれる鳥のく
ちばし状の酸化膜@が形成さnる。In the conventional manufacturing method of the field oxide film as described above, the field oxide film sinks into the bottom of both ends of the silicon nitride film, resulting in a bird's beak-shaped oxide film called a perspective peak. Formed.
ここではフィールド酸化膜(至)の膜厚にほぼ等しい長
さt3 (5000〜6000人)のパース・ビーク亜
が形成され、フィールド酸化膜(至)の領域を拡大して
素子形成領域を減少させることになり、微細化を妨げろ
という問題点があった。Here, a perth beak with a length t3 (5,000 to 6,000 layers) approximately equal to the thickness of the field oxide film is formed, expanding the area of the field oxide film and reducing the device formation area. Therefore, there was a problem of hindering miniaturization.
この発明は上記ような問題点を解消するためになさnた
もので、パース・ピークの形成を抑制して微細化に適し
た半導体装置を得ることを目的としている。This invention was made to solve the above-mentioned problems, and aims to suppress the formation of perspective peaks and obtain a semiconductor device suitable for miniaturization.
この発明に係る半導体装置の製造方法は、シリコン半導
体基板上に形成されたシリコン膜上に選択的に形成した
第1の絶縁膜をマスクとして用いてシリコン膜とシリコ
ン半導体基板の一主面を酸化し素子分離絶縁膜を形成し
た後、この素子分離絶縁膜の表面をエツチングして素子
分離絶縁膜の側面と向かい合うシリコン膜の側面と素子
分離絶縁膜の外周部番こおけるシリコン半導体基板の一
王面を露出させ、このシリコン膜の側1とシリコン半導
体基板の一王面に形成した第2の絶縁膜及び第1の絶縁
膜をマスクとして用いて素子分1!絶縁膜を酸化成長さ
せるものである。In the method for manufacturing a semiconductor device according to the present invention, a first insulating film selectively formed on a silicon film formed on a silicon semiconductor substrate is used as a mask to oxidize the silicon film and one main surface of the silicon semiconductor substrate. After forming the element isolation insulating film, the surface of the element isolation insulating film is etched to remove the side surface of the silicon film facing the side surface of the element isolation insulating film and the outer periphery of the element isolation insulating film. The second insulating film and the first insulating film formed on the side 1 of this silicon film and one side of the silicon semiconductor substrate are used as masks to expose the surface of the silicon semiconductor substrate. This method grows an insulating film by oxidation.
上記のような半導体装置の製造方法においては、露出し
たシリコン膜の側面と露出したシリコン半導体基板の一
七面に形成さnた絶縁膜が素子分離絶縁膜の横方向への
成長酸化を抑制し、パース・ピークの形成を抑制せしめ
る。In the method for manufacturing a semiconductor device as described above, the insulating film formed on the side surfaces of the exposed silicon film and the seven sides of the exposed silicon semiconductor substrate suppresses the lateral growth and oxidation of the element isolation insulating film. , suppresses the formation of perspective peaks.
第1図(a)〜(j)はこの発明の一実施例による製造
方法を示す断面図である。FIGS. 1(a) to 1(j) are cross-sectional views showing a manufacturing method according to an embodiment of the present invention.
まず、第1図(a)に示すように、濃度5X10”〜5
X10”Cl11−3.比抵抗8〜+10 fiのP型
シリコン半導体基板(1)の−主面上に熱酸化法によゆ
膜季too〜500人の下敷酸化膜(2)を形成する。First, as shown in FIG. 1(a), the concentration of
X10''Cl11-3. An underlayer oxide film (2) of about 500 yen is formed by a thermal oxidation method on the main surface of a P-type silicon semiconductor substrate (1) having a specific resistance of 8 to +10 fi.
次に、第1図(b)に示すように、下敷酸化膜(2)の
表面上にCVD法により膜厚500〜1000人のシリ
コン!l(3八第1の絶縁膜として膜厚5oo〜200
0Aの第1の絶縁膜となるシリコン窒化A(4)を順に
積層する。後の工程でシリコン窒化膜側壁を形成するた
めには、P型ンリコン半導体基板(1)の−主面からの
段差を大きくする必要がある。ここでは、シリコン膜(
3)を設けることにより段差を得ている。Next, as shown in FIG. 1(b), a silicon film with a thickness of 500 to 1000 layers is deposited on the surface of the underlying oxide film (2) by CVD. l (38 First insulating film with a film thickness of 500 to 200 mm)
Silicon nitride A (4), which becomes a first insulating film of 0A, is laminated in order. In order to form a silicon nitride film sidewall in a later step, it is necessary to increase the step from the -main surface of the P-type silicon semiconductor substrate (1). Here, silicon film (
3) provides a level difference.
次に、第1図(、)に示すように、ンリコン窒化膜(4
)の表面上にフォトレジスト(6)を塗付し、素子分離
絶縁膜を形成する領域上のパターンを除去するようにフ
ォトレジスト(5)を写真蝕刻法によりパターニングす
る。続いて、フォトレジスト(5)をマスクとしてシリ
コン窒化膜(4ンのエツチングを行なう。Next, as shown in FIG.
), and the photoresist (5) is patterned by photolithography so as to remove the pattern on the region where the element isolation insulating film is to be formed. Subsequently, the silicon nitride film (4) is etched using the photoresist (5) as a mask.
次に、第1図(d)に示すように、シリコン窒化膜(4
)及びフォトレジスト(5)をマスクとしてシリコン膜
(3)上からP型シリコン半導体基板(1)の−主面に
、加速電圧40〜70 KeV 、 ドース量I X
1 g13〜5 X 10IacII−”の条件でボ
ロンのfオン注入を行ない、濃度〜10”cIll−”
のP+型高濃度層(6)を形成する。このP+型高濃度
層(6)は後の工程で形成さnるフィールド顔化膜下部
での寄生チャネルの形成を防止するチャネルストッパの
ためのものである。Next, as shown in FIG. 1(d), a silicon nitride film (4
) and photoresist (5) as a mask from above the silicon film (3) to the negative main surface of the P-type silicon semiconductor substrate (1) at an acceleration voltage of 40 to 70 KeV and a dose of I
Boron f-on implantation was performed under the conditions of 1g13~5 x 10IacII-", and the concentration was ~10"cIll-"
A P+ type high concentration layer (6) is formed. This P+ type high concentration layer (6) serves as a channel stopper for preventing the formation of a parasitic channel under the field face film formed in a later step.
次に第11’3 is)に示すように、フォトレジスト
(5)のパターンを除去した後、シリコン窒化PA(4
)をマスクとして900〜1000℃の温度下で熱酸化
を行なう。この時、シリコン窒化膜(4)で被覆さnて
いない領域に位置するシリコン族(3)及びこのシリコ
ン族(3)の下部に位置するP型シリコン半導座基板(
1)が酸化さn、素子分離絶縁膜としてフィールド酸化
&14(7)が形成される。Next, as shown in No. 11'3 is), after removing the pattern of photoresist (5), silicon nitride PA (4) is removed.
) is used as a mask to perform thermal oxidation at a temperature of 900 to 1000°C. At this time, the silicon group (3) located in the region not covered with the silicon nitride film (4) and the P-type silicon semiconductor substrate (
1) is oxidized, and field oxidation &14 (7) is formed as an element isolation insulating film.
次に、第1図(f)に示すように、フッ化アンモニウム
(NH,F )とフッ酸(HF)の混合液を用いてフィ
ールド酸化膜(7)の表面をエツチングし、フィールド
酸化膜(7)の側面と対向するシリコン膜(3>の側面
、P+型高濃度層(6)の外周に位置するP型シリコン
半導体基板(1)の−主面及びフィールド酸化膜(7)
の側面と対向するP+型高濃度層(6)の内周面を露出
させる。Next, as shown in FIG. 1(f), the surface of the field oxide film (7) is etched using a mixed solution of ammonium fluoride (NH,F) and hydrofluoric acid (HF). The - main surface and field oxide film (7) of the P-type silicon semiconductor substrate (1) located on the side surface of the silicon film (3> opposite to the side surface of 7), the outer periphery of the P+ type high concentration layer (6)
The inner circumferential surface of the P+ type high concentration layer (6) facing the side surface of the P+ type high concentration layer (6) is exposed.
次に、第1図−)に示すように、P型シリコン半導体基
板(1)の−主面上全面にシリコン窒化膜(8)を形成
する。Next, as shown in FIG. 1-), a silicon nitride film (8) is formed over the entire -main surface of the P-type silicon semiconductor substrate (1).
次に、第1図(h)に示すように、シリコン窒化膜(8
)に反応性イオンエツチング(異方主)を施すと、フィ
ールド酸化膜(7)の側面と対手するシリコン窒化膜(
4)の側面、フィールド酸化@(7)の側面と対向する
シリコン膜(3)の側面、P”aAi濃度層(6)の外
周に位置するP型シリコン半導体基板(1)の−主面及
びフィールド酸化@(7)の側面と対向するP+型高濃
度層(6)の内周面を被覆してシリコン窒化膜(8)が
残り、第2の絶縁膜としてシリコン窒化膜側壁(旬が形
成さnる。Next, as shown in FIG. 1(h), a silicon nitride film (8
) is subjected to reactive ion etching (mainly anisotropic), the silicon nitride film (
4) side surface, the side surface of the silicon film (3) opposite to the side surface of field oxidation@(7), the -main surface of the P-type silicon semiconductor substrate (1) located on the outer periphery of the P"aAi concentration layer (6), and A silicon nitride film (8) remains covering the inner peripheral surface of the P+ type high concentration layer (6) facing the side surface of the field oxide @ (7), and a silicon nitride film (8) is formed on the side wall of the silicon nitride film as a second insulating film. Sanru.
次に、第1図(i)に示すように、シリコン窒化膜(4
)及びシリコン窒化膜側壁(9)をマスクとして900
〜tooo℃の温度下で熱酸化を行なう。この時、フィ
ールド酸化誤(7)は[卓to(5000〜6000人
)まで成長する。Next, as shown in FIG. 1(i), a silicon nitride film (4
) and the silicon nitride film sidewall (9) as a mask.
Thermal oxidation is carried out at a temperature of ~tooo<0>C. At this time, the field oxidation errors (7) will grow to 5000 to 6000 people.
次に、第1図U)に示すように、シリコン窒化膜(4)
とシリコン窒化膜側壁(j) 、シリコン膜(3)及び
下敷酸化膜(2)を順に除去すると、素子形成領域にの
みP型シリコン半導体基板(1)の−主面が露出する。Next, as shown in FIG. 1U), a silicon nitride film (4) is formed.
When the silicon nitride film sidewall (j), silicon film (3), and underlying oxide film (2) are removed in this order, the negative main surface of the P-type silicon semiconductor substrate (1) is exposed only in the element formation region.
その後、露出したP型シリコン半導体基板(1)の−主
面内に、通常のMOSFET 製造技術を用いてnチャ
ネルMO5FETを形成する。Thereafter, an n-channel MO5FET is formed in the -main surface of the exposed P-type silicon semiconductor substrate (1) using a normal MOSFET manufacturing technique.
上記のような素子分離絶縁膜であるフィールド酸化膜(
7)の製造方法では、フィールド酸化膜(7)の表面を
エツチングした後、シリコン窒化膜(4)からフィール
ド酸化膜(7)に向かってシリコン窒化m側!! (9
)を形成し、このシリコン窒化膜側壁(9)とシリコン
窒化膜(4)をマスクとして熱酸化を施すので、rII
素がシリコン窒化膜(4)の下部に拡散しにくくなり、
横方向への酸化膜は抑制さnる。したがって、膜厚to
(5000〜6000人)のフィールド酸化膜(7)の
形成では、シリコン窒化膜側壁(9)の下部にもぐり込
むフィールド酸化膜(7)の長さは11 (tooo版
下)に抑制さn1フイールド酸化映(7)の領域拡大を
抑制して素子形成領域を増大させる。ゆえに、微細化に
適した半導体装置を得ることができる。The field oxide film (
In the manufacturing method 7), after etching the surface of the field oxide film (7), from the silicon nitride film (4) toward the field oxide film (7), the silicon nitride m side! ! (9
) is formed and thermal oxidation is performed using the silicon nitride film sidewall (9) and silicon nitride film (4) as a mask, so that rII
It becomes difficult for elements to diffuse into the lower part of the silicon nitride film (4),
The oxide film in the lateral direction is suppressed. Therefore, the film thickness to
(5,000 to 6,000 people), the length of the field oxide film (7) that goes into the bottom of the silicon nitride film sidewall (9) is suppressed to 11 (toooo version). The device formation area is increased by suppressing the area expansion of the image (7). Therefore, a semiconductor device suitable for miniaturization can be obtained.
なお、上記実施例においては、寄生チャネルの形成防止
用としてP型シリコン半導体基板(1)の−主面にボロ
ンを注入したものを示したが、ボロンの代わりにアルミ
ニウムやガリウム等の■族原fを注入したとしても、上
記実施例と同様の効果を得らnるものである。In the above embodiment, boron was implanted into the main surface of the P-type silicon semiconductor substrate (1) in order to prevent the formation of a parasitic channel, but instead of boron, a group III element such as aluminum or gallium was implanted. Even if f is injected, the same effect as in the above embodiment can be obtained.
また、上記実施例に8いては、P型シリコン半導座基板
(1)にフィールド置化膜(7)を形成したものを示し
たが、P型シリコン半導体基板(1)の代わりにn型シ
リコン半導体基板を用いて、n型シリコン半導体基板に
フィールド酸化膜を形成したものとしても、上記実施例
と同様の効果を得らnるものである。Further, in Example 8 above, the field deposition film (7) was formed on the P-type silicon semiconductor substrate (1), but instead of the P-type silicon semiconductor substrate (1), an n-type silicon semiconductor substrate (1) was formed. Even if a silicon semiconductor substrate is used and a field oxide film is formed on an n-type silicon semiconductor substrate, the same effects as in the above embodiment can be obtained.
この発明は以上述べたように、シリコン半導体基板上に
形成さnたシリコン膜上に選択的に形成した第1の絶縁
膜をマスクとして用いてシリコン膜とシリコン半導体基
板の一生面を酸化し素子分離絶縁膜を形成した後、この
素子分離絶縁膜の表面をエツチングして素子分離絶縁膜
の側面と向い合うシリコン膜の側面と素子分離絶縁膜の
外周部におけるシリコン半導体基板の一生面を露出させ
、このシリコン膜の側面とシリコン半導体基板の一生面
に形成した第2の絶縁膜及び第1の絶縁膜をマスクとし
て用いて素子分離絶縁膜を酸化成長させたので、絶縁膜
端部の下部での#+1ヒに起因するバーズ・ピークの形
成を抑制でさ、微細化に適した半導体装置が得らnると
いう効果を有するものである。As described above, the present invention uses the first insulating film selectively formed on the silicon film formed on the silicon semiconductor substrate as a mask to oxidize the entire surface of the silicon film and the silicon semiconductor substrate. After forming the isolation insulating film, the surface of the element isolation insulating film is etched to expose the side surface of the silicon film facing the side surface of the element isolation insulating film and the entire surface of the silicon semiconductor substrate at the outer periphery of the element isolation insulating film. Since the device isolation insulating film was oxidized and grown using the second insulating film and the first insulating film formed on the side surface of the silicon film and the entire surface of the silicon semiconductor substrate as a mask, the lower part of the end of the insulating film was grown by oxidation. This has the effect of suppressing the formation of bird's peaks caused by the #+1 heat, thereby making it possible to obtain a semiconductor device suitable for miniaturization.
第1図(a)ないし第1図(j)はこの発明の一実施例
を工程順に順次示す断面図、第2図(a)ないし第2図
(f)は従来の素子分離絶縁膜の製造工程を順次示す断
面図である。
図において、(1)はP型シリコン半導体基板、(3)
はシリコン膜、(4)はシリコン窒化膜、(y)はフィ
ールド酸化膜、(9月よシリコン窒化膜側壁、α1はバ
ーズ・ピークである。
なお、各図中、同一符号は同一または相当部分を示す。FIGS. 1(a) to 1(j) are cross-sectional views sequentially showing an embodiment of the present invention in the order of steps, and FIGS. 2(a) to 2(f) are sectional views showing the conventional manufacturing of an element isolation insulating film. It is sectional drawing which shows a process one by one. In the figure, (1) is a P-type silicon semiconductor substrate, (3)
(4) is a silicon film, (4) is a silicon nitride film, (y) is a field oxide film, (September 2) is a silicon nitride film sidewall, and α1 is a bird's peak. In each figure, the same reference numerals indicate the same or equivalent parts. shows.
Claims (1)
る工程、このシリコン膜上に選択的に第1の絶縁膜を形
成する工程、この第1の絶縁膜をマスクとして前記シリ
コン膜を酸化するとともに前記シリコン半導体基板の一
主面を酸化し素子分離絶縁膜を形成する工程、この素子
分離絶縁膜の表面をエッチングし前記素子分離絶縁膜の
側面と対向する前記シリコン膜の側面を露出するととも
に前記素子分離絶縁膜の外周における前記シリコン半導
体基板の一主面を露出する工程、前記露出したシリコン
膜の側面と前記露出したシリコン半導体基板の一主面上
に第2の絶縁膜を形成する工程、前記第1の絶縁膜及び
前記第2の絶縁膜をマスクとして前記素子分離絶縁膜を
酸化成長させる工程を備えた半導体装置の製造方法。A step of forming a silicon film on one main surface of a silicon semiconductor substrate, a step of selectively forming a first insulating film on this silicon film, and a step of oxidizing the silicon film using this first insulating film as a mask. a step of oxidizing one main surface of the silicon semiconductor substrate to form an element isolation insulating film; etching the surface of the element isolation insulating film to expose a side surface of the silicon film opposite to a side surface of the element isolation insulating film; a step of exposing one main surface of the silicon semiconductor substrate at the outer periphery of an element isolation insulating film; a step of forming a second insulating film on the side surface of the exposed silicon film and the exposed one main surface of the silicon semiconductor substrate; A method for manufacturing a semiconductor device, comprising the step of growing the element isolation insulating film by oxidation using the first insulating film and the second insulating film as masks.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22370290A JPH04105346A (en) | 1990-08-23 | 1990-08-23 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22370290A JPH04105346A (en) | 1990-08-23 | 1990-08-23 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04105346A true JPH04105346A (en) | 1992-04-07 |
Family
ID=16802320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22370290A Pending JPH04105346A (en) | 1990-08-23 | 1990-08-23 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04105346A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923994A (en) * | 1997-04-07 | 1999-07-13 | Oki Electric Co., Ltd. | Selective oxidation process |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168264A (en) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS62183139A (en) * | 1986-02-06 | 1987-08-11 | Fujitsu Ltd | Manufacture of substrate for formation of semiconductor device |
| JPS6387742A (en) * | 1986-09-30 | 1988-04-19 | Nec Corp | Manufacture of semiconductor device |
| JPS63241949A (en) * | 1987-03-28 | 1988-10-07 | Toshiba Corp | Manufacture of semiconductor device |
-
1990
- 1990-08-23 JP JP22370290A patent/JPH04105346A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168264A (en) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS62183139A (en) * | 1986-02-06 | 1987-08-11 | Fujitsu Ltd | Manufacture of substrate for formation of semiconductor device |
| JPS6387742A (en) * | 1986-09-30 | 1988-04-19 | Nec Corp | Manufacture of semiconductor device |
| JPS63241949A (en) * | 1987-03-28 | 1988-10-07 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923994A (en) * | 1997-04-07 | 1999-07-13 | Oki Electric Co., Ltd. | Selective oxidation process |
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