JPH04105346A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04105346A JPH04105346A JP22370290A JP22370290A JPH04105346A JP H04105346 A JPH04105346 A JP H04105346A JP 22370290 A JP22370290 A JP 22370290A JP 22370290 A JP22370290 A JP 22370290A JP H04105346 A JPH04105346 A JP H04105346A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に係り、特に素子分離
絶縁膜の製造方法に関するものである。
絶縁膜の製造方法に関するものである。
近年、半導体集積回路装置は、高速化・高集積化に伴な
う微細化技術の確立が要求さｎている。
う微細化技術の確立が要求さｎている。
この微細技術における重要な項目の１つとして、半導体
集積回路装置を構成する複数個のＭＯ５型電界効果トラ
ンジスタ（以下、ＭＱ５ＦＥＴと略す）を分離する素子
分離領域の縮小がある。特に大容量メモリでは素子分離
領域の寸法がメモリセルサイズを決める大きな要因とな
り、論理Ｌ５Ｉではチップパターン全体を比例縮小して
いく上において素子分離領域の比例縮小が欠かせない。
集積回路装置を構成する複数個のＭＯ５型電界効果トラ
ンジスタ（以下、ＭＱ５ＦＥＴと略す）を分離する素子
分離領域の縮小がある。特に大容量メモリでは素子分離
領域の寸法がメモリセルサイズを決める大きな要因とな
り、論理Ｌ５Ｉではチップパターン全体を比例縮小して
いく上において素子分離領域の比例縮小が欠かせない。
素子分離技術としては、窒化膜をバターニングした後、
その窒化膜の周囲のシリコンだけを選択的に酸化するＬ
ＯＣＯ５（Ｌｏｅｌｌ Ｑｘｉｄｌｔｏｎ ｏｆ ５ｉ
１ｉｃｏｎ ）法がある。
その窒化膜の周囲のシリコンだけを選択的に酸化するＬ
ＯＣＯ５（Ｌｏｅｌｌ Ｑｘｉｄｌｔｏｎ ｏｆ ５ｉ
１ｉｃｏｎ ）法がある。
このＬＯＣＯ５法による素子分離絶縁膜の製造方法を第
２図（ａ）〜（ｆ）を用いて説明する。
２図（ａ）〜（ｆ）を用いて説明する。
まず、第２図（ａ）に示すように、濃度５Ｘ１０１４〜
５Ｘ １０” ｔｘｔ−３，比抵抗ｆｌｌ 〜８０ ！
ｌ（’Ｉ （７） Ｐ 型シＩＪ ’：Ｊ ン半導体基
板（Ｗの一主直に熱酸化法により肥厚２００〜５００人
の下敷酸化＠（２）を形成する。この下敷酸化膜＠は後
の工程で形成さｎるシリコン窒化膜の応力を緩和させ、
Ｐ型シリコン半導体基板（６）内での転位やスリップの
発生を抑制させるためのものである。
５Ｘ １０” ｔｘｔ−３，比抵抗ｆｌｌ 〜８０ ！
ｌ（’Ｉ （７） Ｐ 型シＩＪ ’：Ｊ ン半導体基
板（Ｗの一主直に熱酸化法により肥厚２００〜５００人
の下敷酸化＠（２）を形成する。この下敷酸化膜＠は後
の工程で形成さｎるシリコン窒化膜の応力を緩和させ、
Ｐ型シリコン半導体基板（６）内での転位やスリップの
発生を抑制させるためのものである。
次に、第２図（ｂ）に示すように、下敷酸化膜（６）の
設面上にＣＶＤ法により膜厚１００ｏ〜８０００ Ａの
シリコン窒化膜−を堆積する。
設面上にＣＶＤ法により膜厚１００ｏ〜８０００ Ａの
シリコン窒化膜−を堆積する。
次に、第２図（Ｃ）に示すように、シリコン窒化膜（２
）の表面上にフォトレジスト（ロ）を途付し、素子分離
絶縁膜を形成する領域上のパターンを除去するようにフ
ォトレジスト（ロ）を写真蝕刻法によりバターニングす
る。続いて、フォトレジスト（ロ）をマスクとしてシリ
コン窒化膜−のエツチングを行なう。
）の表面上にフォトレジスト（ロ）を途付し、素子分離
絶縁膜を形成する領域上のパターンを除去するようにフ
ォトレジスト（ロ）を写真蝕刻法によりバターニングす
る。続いて、フォトレジスト（ロ）をマスクとしてシリ
コン窒化膜−のエツチングを行なう。
次に、第２図（ｄ）に示すように、シリコン窒化膜＠及
びフォトレジスト（ロ）をマスクとして下敷酸化膜（ロ
）上からＰ型シリコン半導体基板（６）の−主面に、加
速電圧４０〜７０ ＫｅＶ 、ドーズ量Ｉ Ｘ １０１
３”−”（７） 条件でボロンのイオン注入を行ない、
濃度〜１０”ｔｌｌ”−３のど型高濃度層（至）を形成
する。このｔ型高濃度層ｃＩＦｊは後の工程で形成さｎ
るフィールド酸化膜下部での寄生チャネルの形成を防止
するチャネルストッパのためのものである。
びフォトレジスト（ロ）をマスクとして下敷酸化膜（ロ
）上からＰ型シリコン半導体基板（６）の−主面に、加
速電圧４０〜７０ ＫｅＶ 、ドーズ量Ｉ Ｘ １０１
３”−”（７） 条件でボロンのイオン注入を行ない、
濃度〜１０”ｔｌｌ”−３のど型高濃度層（至）を形成
する。このｔ型高濃度層ｃＩＦｊは後の工程で形成さｎ
るフィールド酸化膜下部での寄生チャネルの形成を防止
するチャネルストッパのためのものである。
次に、第２図（、）に示すように、フォトレジスト（ロ
）のパターンを除去した後、シリコン窒化膜（至）をマ
スクとして９００〜１０００℃の温度下で熱酸化を行な
う。この時、シリコン窒化膜＠で被覆さｎていない領域
のみが酸化さｎ、素子分Ｆｌｉｐ縁膜として膜享番、（
５０００〜６０００人）のフィールド酸化膜（ハ）が形
成される。
）のパターンを除去した後、シリコン窒化膜（至）をマ
スクとして９００〜１０００℃の温度下で熱酸化を行な
う。この時、シリコン窒化膜＠で被覆さｎていない領域
のみが酸化さｎ、素子分Ｆｌｉｐ縁膜として膜享番、（
５０００〜６０００人）のフィールド酸化膜（ハ）が形
成される。
次に、第２図（ｆ）に示すように、シリコン窒化膜μｓ
、下敷酸化膜＠を順に除去すると、素子形成領域にのみ
Ｐ型シリコン半導体基板（６）の−主面が露出する。そ
の後、露出したＰ型シリコン半導体基板（ロ）の−主面
内に、通常のＭＱ５Ｆｆｉｌ：Ｔ製造技術を用いてｎチ
ャネルＭＯ５ＦＥＴを形成する。
、下敷酸化膜＠を順に除去すると、素子形成領域にのみ
Ｐ型シリコン半導体基板（６）の−主面が露出する。そ
の後、露出したＰ型シリコン半導体基板（ロ）の−主面
内に、通常のＭＱ５Ｆｆｉｌ：Ｔ製造技術を用いてｎチ
ャネルＭＯ５ＦＥＴを形成する。
上記のような従来のフィールド酸化膜（至）の製造方法
では、シリコン窒化膜（至）両端の下部にフィールド駿
化腺叫がもぐり込み、パース・ピークと呼ばれる鳥のく
ちばし状の酸化膜＠が形成さｎる。
では、シリコン窒化膜（至）両端の下部にフィールド駿
化腺叫がもぐり込み、パース・ピークと呼ばれる鳥のく
ちばし状の酸化膜＠が形成さｎる。
ここではフィールド酸化膜（至）の膜厚にほぼ等しい長
さｔ３ （５０００〜６０００人）のパース・ビーク亜
が形成され、フィールド酸化膜（至）の領域を拡大して
素子形成領域を減少させることになり、微細化を妨げろ
という問題点があった。
さｔ３ （５０００〜６０００人）のパース・ビーク亜
が形成され、フィールド酸化膜（至）の領域を拡大して
素子形成領域を減少させることになり、微細化を妨げろ
という問題点があった。
この発明は上記ような問題点を解消するためになさｎた
もので、パース・ピークの形成を抑制して微細化に適し
た半導体装置を得ることを目的としている。
もので、パース・ピークの形成を抑制して微細化に適し
た半導体装置を得ることを目的としている。
この発明に係る半導体装置の製造方法は、シリコン半導
体基板上に形成されたシリコン膜上に選択的に形成した
第１の絶縁膜をマスクとして用いてシリコン膜とシリコ
ン半導体基板の一主面を酸化し素子分離絶縁膜を形成し
た後、この素子分離絶縁膜の表面をエツチングして素子
分離絶縁膜の側面と向かい合うシリコン膜の側面と素子
分離絶縁膜の外周部番こおけるシリコン半導体基板の一
王面を露出させ、このシリコン膜の側１とシリコン半導
体基板の一王面に形成した第２の絶縁膜及び第１の絶縁
膜をマスクとして用いて素子分１！絶縁膜を酸化成長さ
せるものである。
体基板上に形成されたシリコン膜上に選択的に形成した
第１の絶縁膜をマスクとして用いてシリコン膜とシリコ
ン半導体基板の一主面を酸化し素子分離絶縁膜を形成し
た後、この素子分離絶縁膜の表面をエツチングして素子
分離絶縁膜の側面と向かい合うシリコン膜の側面と素子
分離絶縁膜の外周部番こおけるシリコン半導体基板の一
王面を露出させ、このシリコン膜の側１とシリコン半導
体基板の一王面に形成した第２の絶縁膜及び第１の絶縁
膜をマスクとして用いて素子分１！絶縁膜を酸化成長さ
せるものである。
上記のような半導体装置の製造方法においては、露出し
たシリコン膜の側面と露出したシリコン半導体基板の一
七面に形成さｎた絶縁膜が素子分離絶縁膜の横方向への
成長酸化を抑制し、パース・ピークの形成を抑制せしめ
る。
たシリコン膜の側面と露出したシリコン半導体基板の一
七面に形成さｎた絶縁膜が素子分離絶縁膜の横方向への
成長酸化を抑制し、パース・ピークの形成を抑制せしめ
る。
第１図（ａ）〜（ｊ）はこの発明の一実施例による製造
方法を示す断面図である。
方法を示す断面図である。
まず、第１図（ａ）に示すように、濃度５Ｘ１０”〜５
Ｘ１０”Ｃｌ１１−３．比抵抗８〜＋１０ ｆｉのＰ型
シリコン半導体基板（１）の−主面上に熱酸化法によゆ
膜季ｔｏｏ〜５００人の下敷酸化膜（２）を形成する。
Ｘ１０”Ｃｌ１１−３．比抵抗８〜＋１０ ｆｉのＰ型
シリコン半導体基板（１）の−主面上に熱酸化法によゆ
膜季ｔｏｏ〜５００人の下敷酸化膜（２）を形成する。
次に、第１図（ｂ）に示すように、下敷酸化膜（２）の
表面上にＣＶＤ法により膜厚５００〜１０００人のシリ
コン！ｌ（３八第１の絶縁膜として膜厚５ｏｏ〜２００
０Ａの第１の絶縁膜となるシリコン窒化Ａ（４）を順に
積層する。後の工程でシリコン窒化膜側壁を形成するた
めには、Ｐ型ンリコン半導体基板（１）の−主面からの
段差を大きくする必要がある。ここでは、シリコン膜（
３）を設けることにより段差を得ている。
表面上にＣＶＤ法により膜厚５００〜１０００人のシリ
コン！ｌ（３八第１の絶縁膜として膜厚５ｏｏ〜２００
０Ａの第１の絶縁膜となるシリコン窒化Ａ（４）を順に
積層する。後の工程でシリコン窒化膜側壁を形成するた
めには、Ｐ型ンリコン半導体基板（１）の−主面からの
段差を大きくする必要がある。ここでは、シリコン膜（
３）を設けることにより段差を得ている。
次に、第１図（、）に示すように、ンリコン窒化膜（４
）の表面上にフォトレジスト（６）を塗付し、素子分離
絶縁膜を形成する領域上のパターンを除去するようにフ
ォトレジスト（５）を写真蝕刻法によりパターニングす
る。続いて、フォトレジスト（５）をマスクとしてシリ
コン窒化膜（４ンのエツチングを行なう。
）の表面上にフォトレジスト（６）を塗付し、素子分離
絶縁膜を形成する領域上のパターンを除去するようにフ
ォトレジスト（５）を写真蝕刻法によりパターニングす
る。続いて、フォトレジスト（５）をマスクとしてシリ
コン窒化膜（４ンのエツチングを行なう。
次に、第１図（ｄ）に示すように、シリコン窒化膜（４
）及びフォトレジスト（５）をマスクとしてシリコン膜
（３）上からＰ型シリコン半導体基板（１）の−主面に
、加速電圧４０〜７０ ＫｅＶ 、 ドース量Ｉ Ｘ
１ ｇ１３〜５ Ｘ １０ＩａｃＩＩ−”の条件でボ
ロンのｆオン注入を行ない、濃度〜１０”ｃＩｌｌ−”
のＰ＋型高濃度層（６）を形成する。このＰ＋型高濃度
層（６）は後の工程で形成さｎるフィールド顔化膜下部
での寄生チャネルの形成を防止するチャネルストッパの
ためのものである。
）及びフォトレジスト（５）をマスクとしてシリコン膜
（３）上からＰ型シリコン半導体基板（１）の−主面に
、加速電圧４０〜７０ ＫｅＶ 、 ドース量Ｉ Ｘ
１ ｇ１３〜５ Ｘ １０ＩａｃＩＩ−”の条件でボ
ロンのｆオン注入を行ない、濃度〜１０”ｃＩｌｌ−”
のＰ＋型高濃度層（６）を形成する。このＰ＋型高濃度
層（６）は後の工程で形成さｎるフィールド顔化膜下部
での寄生チャネルの形成を防止するチャネルストッパの
ためのものである。
次に第１１’３ ｉｓ）に示すように、フォトレジスト
（５）のパターンを除去した後、シリコン窒化ＰＡ（４
）をマスクとして９００〜１０００℃の温度下で熱酸化
を行なう。この時、シリコン窒化膜（４）で被覆さｎて
いない領域に位置するシリコン族（３）及びこのシリコ
ン族（３）の下部に位置するＰ型シリコン半導座基板（
１）が酸化さｎ、素子分離絶縁膜としてフィールド酸化
＆１４（７）が形成される。
（５）のパターンを除去した後、シリコン窒化ＰＡ（４
）をマスクとして９００〜１０００℃の温度下で熱酸化
を行なう。この時、シリコン窒化膜（４）で被覆さｎて
いない領域に位置するシリコン族（３）及びこのシリコ
ン族（３）の下部に位置するＰ型シリコン半導座基板（
１）が酸化さｎ、素子分離絶縁膜としてフィールド酸化
＆１４（７）が形成される。
次に、第１図（ｆ）に示すように、フッ化アンモニウム
（ＮＨ，Ｆ ）とフッ酸（ＨＦ）の混合液を用いてフィ
ールド酸化膜（７）の表面をエツチングし、フィールド
酸化膜（７）の側面と対向するシリコン膜（３＞の側面
、Ｐ＋型高濃度層（６）の外周に位置するＰ型シリコン
半導体基板（１）の−主面及びフィールド酸化膜（７）
の側面と対向するＰ＋型高濃度層（６）の内周面を露出
させる。
（ＮＨ，Ｆ ）とフッ酸（ＨＦ）の混合液を用いてフィ
ールド酸化膜（７）の表面をエツチングし、フィールド
酸化膜（７）の側面と対向するシリコン膜（３＞の側面
、Ｐ＋型高濃度層（６）の外周に位置するＰ型シリコン
半導体基板（１）の−主面及びフィールド酸化膜（７）
の側面と対向するＰ＋型高濃度層（６）の内周面を露出
させる。
次に、第１図−）に示すように、Ｐ型シリコン半導体基
板（１）の−主面上全面にシリコン窒化膜（８）を形成
する。
板（１）の−主面上全面にシリコン窒化膜（８）を形成
する。
次に、第１図（ｈ）に示すように、シリコン窒化膜（８
）に反応性イオンエツチング（異方主）を施すと、フィ
ールド酸化膜（７）の側面と対手するシリコン窒化膜（
４）の側面、フィールド酸化＠（７）の側面と対向する
シリコン膜（３）の側面、Ｐ”ａＡｉ濃度層（６）の外
周に位置するＰ型シリコン半導体基板（１）の−主面及
びフィールド酸化＠（７）の側面と対向するＰ＋型高濃
度層（６）の内周面を被覆してシリコン窒化膜（８）が
残り、第２の絶縁膜としてシリコン窒化膜側壁（旬が形
成さｎる。
）に反応性イオンエツチング（異方主）を施すと、フィ
ールド酸化膜（７）の側面と対手するシリコン窒化膜（
４）の側面、フィールド酸化＠（７）の側面と対向する
シリコン膜（３）の側面、Ｐ”ａＡｉ濃度層（６）の外
周に位置するＰ型シリコン半導体基板（１）の−主面及
びフィールド酸化＠（７）の側面と対向するＰ＋型高濃
度層（６）の内周面を被覆してシリコン窒化膜（８）が
残り、第２の絶縁膜としてシリコン窒化膜側壁（旬が形
成さｎる。
次に、第１図（ｉ）に示すように、シリコン窒化膜（４
）及びシリコン窒化膜側壁（９）をマスクとして９００
〜ｔｏｏｏ℃の温度下で熱酸化を行なう。この時、フィ
ールド酸化誤（７）は［卓ｔｏ（５０００〜６０００人
）まで成長する。
）及びシリコン窒化膜側壁（９）をマスクとして９００
〜ｔｏｏｏ℃の温度下で熱酸化を行なう。この時、フィ
ールド酸化誤（７）は［卓ｔｏ（５０００〜６０００人
）まで成長する。
次に、第１図Ｕ）に示すように、シリコン窒化膜（４）
とシリコン窒化膜側壁（ｊ） 、シリコン膜（３）及び
下敷酸化膜（２）を順に除去すると、素子形成領域にの
みＰ型シリコン半導体基板（１）の−主面が露出する。
とシリコン窒化膜側壁（ｊ） 、シリコン膜（３）及び
下敷酸化膜（２）を順に除去すると、素子形成領域にの
みＰ型シリコン半導体基板（１）の−主面が露出する。
その後、露出したＰ型シリコン半導体基板（１）の−主
面内に、通常のＭＯＳＦＥＴ 製造技術を用いてｎチャ
ネルＭＯ５ＦＥＴを形成する。
面内に、通常のＭＯＳＦＥＴ 製造技術を用いてｎチャ
ネルＭＯ５ＦＥＴを形成する。
上記のような素子分離絶縁膜であるフィールド酸化膜（
７）の製造方法では、フィールド酸化膜（７）の表面を
エツチングした後、シリコン窒化膜（４）からフィール
ド酸化膜（７）に向かってシリコン窒化ｍ側！！ （９
）を形成し、このシリコン窒化膜側壁（９）とシリコン
窒化膜（４）をマスクとして熱酸化を施すので、ｒＩＩ
素がシリコン窒化膜（４）の下部に拡散しにくくなり、
横方向への酸化膜は抑制さｎる。したがって、膜厚ｔｏ
（５０００〜６０００人）のフィールド酸化膜（７）の
形成では、シリコン窒化膜側壁（９）の下部にもぐり込
むフィールド酸化膜（７）の長さは１１ （ｔｏｏｏ版
下）に抑制さｎ１フイールド酸化映（７）の領域拡大を
抑制して素子形成領域を増大させる。ゆえに、微細化に
適した半導体装置を得ることができる。
７）の製造方法では、フィールド酸化膜（７）の表面を
エツチングした後、シリコン窒化膜（４）からフィール
ド酸化膜（７）に向かってシリコン窒化ｍ側！！ （９
）を形成し、このシリコン窒化膜側壁（９）とシリコン
窒化膜（４）をマスクとして熱酸化を施すので、ｒＩＩ
素がシリコン窒化膜（４）の下部に拡散しにくくなり、
横方向への酸化膜は抑制さｎる。したがって、膜厚ｔｏ
（５０００〜６０００人）のフィールド酸化膜（７）の
形成では、シリコン窒化膜側壁（９）の下部にもぐり込
むフィールド酸化膜（７）の長さは１１ （ｔｏｏｏ版
下）に抑制さｎ１フイールド酸化映（７）の領域拡大を
抑制して素子形成領域を増大させる。ゆえに、微細化に
適した半導体装置を得ることができる。
なお、上記実施例においては、寄生チャネルの形成防止
用としてＰ型シリコン半導体基板（１）の−主面にボロ
ンを注入したものを示したが、ボロンの代わりにアルミ
ニウムやガリウム等の■族原ｆを注入したとしても、上
記実施例と同様の効果を得らｎるものである。
用としてＰ型シリコン半導体基板（１）の−主面にボロ
ンを注入したものを示したが、ボロンの代わりにアルミ
ニウムやガリウム等の■族原ｆを注入したとしても、上
記実施例と同様の効果を得らｎるものである。
また、上記実施例に８いては、Ｐ型シリコン半導座基板
（１）にフィールド置化膜（７）を形成したものを示し
たが、Ｐ型シリコン半導体基板（１）の代わりにｎ型シ
リコン半導体基板を用いて、ｎ型シリコン半導体基板に
フィールド酸化膜を形成したものとしても、上記実施例
と同様の効果を得らｎるものである。
（１）にフィールド置化膜（７）を形成したものを示し
たが、Ｐ型シリコン半導体基板（１）の代わりにｎ型シ
リコン半導体基板を用いて、ｎ型シリコン半導体基板に
フィールド酸化膜を形成したものとしても、上記実施例
と同様の効果を得らｎるものである。
この発明は以上述べたように、シリコン半導体基板上に
形成さｎたシリコン膜上に選択的に形成した第１の絶縁
膜をマスクとして用いてシリコン膜とシリコン半導体基
板の一生面を酸化し素子分離絶縁膜を形成した後、この
素子分離絶縁膜の表面をエツチングして素子分離絶縁膜
の側面と向い合うシリコン膜の側面と素子分離絶縁膜の
外周部におけるシリコン半導体基板の一生面を露出させ
、このシリコン膜の側面とシリコン半導体基板の一生面
に形成した第２の絶縁膜及び第１の絶縁膜をマスクとし
て用いて素子分離絶縁膜を酸化成長させたので、絶縁膜
端部の下部での＃＋１ヒに起因するバーズ・ピークの形
成を抑制でさ、微細化に適した半導体装置が得らｎると
いう効果を有するものである。
形成さｎたシリコン膜上に選択的に形成した第１の絶縁
膜をマスクとして用いてシリコン膜とシリコン半導体基
板の一生面を酸化し素子分離絶縁膜を形成した後、この
素子分離絶縁膜の表面をエツチングして素子分離絶縁膜
の側面と向い合うシリコン膜の側面と素子分離絶縁膜の
外周部におけるシリコン半導体基板の一生面を露出させ
、このシリコン膜の側面とシリコン半導体基板の一生面
に形成した第２の絶縁膜及び第１の絶縁膜をマスクとし
て用いて素子分離絶縁膜を酸化成長させたので、絶縁膜
端部の下部での＃＋１ヒに起因するバーズ・ピークの形
成を抑制でさ、微細化に適した半導体装置が得らｎると
いう効果を有するものである。
第１図（ａ）ないし第１図（ｊ）はこの発明の一実施例
を工程順に順次示す断面図、第２図（ａ）ないし第２図
（ｆ）は従来の素子分離絶縁膜の製造工程を順次示す断
面図である。 図において、（１）はＰ型シリコン半導体基板、（３）
はシリコン膜、（４）はシリコン窒化膜、（ｙ）はフィ
ールド酸化膜、（９月よシリコン窒化膜側壁、α１はバ
ーズ・ピークである。 なお、各図中、同一符号は同一または相当部分を示す。
を工程順に順次示す断面図、第２図（ａ）ないし第２図
（ｆ）は従来の素子分離絶縁膜の製造工程を順次示す断
面図である。 図において、（１）はＰ型シリコン半導体基板、（３）
はシリコン膜、（４）はシリコン窒化膜、（ｙ）はフィ
ールド酸化膜、（９月よシリコン窒化膜側壁、α１はバ
ーズ・ピークである。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- シリコン半導体基板の一主面上にシリコン膜を形成す
る工程、このシリコン膜上に選択的に第１の絶縁膜を形
成する工程、この第１の絶縁膜をマスクとして前記シリ
コン膜を酸化するとともに前記シリコン半導体基板の一
主面を酸化し素子分離絶縁膜を形成する工程、この素子
分離絶縁膜の表面をエッチングし前記素子分離絶縁膜の
側面と対向する前記シリコン膜の側面を露出するととも
に前記素子分離絶縁膜の外周における前記シリコン半導
体基板の一主面を露出する工程、前記露出したシリコン
膜の側面と前記露出したシリコン半導体基板の一主面上
に第２の絶縁膜を形成する工程、前記第１の絶縁膜及び
前記第２の絶縁膜をマスクとして前記素子分離絶縁膜を
酸化成長させる工程を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22370290A JPH04105346A (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22370290A JPH04105346A (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04105346A true JPH04105346A (ja) | 1992-04-07 |
Family
ID=16802320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22370290A Pending JPH04105346A (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04105346A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923994A (en) * | 1997-04-07 | 1999-07-13 | Oki Electric Co., Ltd. | Selective oxidation process |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168264A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62183139A (ja) * | 1986-02-06 | 1987-08-11 | Fujitsu Ltd | 半導体素子形成用基板の製造方法 |
| JPS6387742A (ja) * | 1986-09-30 | 1988-04-19 | Nec Corp | 半導体装置の製造方法 |
| JPS63241949A (ja) * | 1987-03-28 | 1988-10-07 | Toshiba Corp | 半導体装置の製造方法 |
-
1990
- 1990-08-23 JP JP22370290A patent/JPH04105346A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5923994A (en) * | 1997-04-07 | 1999-07-13 | Oki Electric Co., Ltd. | Selective oxidation process |
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