JPH04105419A - 高速ｅｃｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 出力立下り特性の改善を図った高速ＥＣＬ回路に関し、 ＥＣＬ回路の出力の立下りを速め、負荷特性を改善して
回路の高速化を達成することを目的とし、エミッタを共
通に接続した一対のトランジスタとその負荷抵抗を備え
る差動対と、該差動対の出力を受けるエミッタホロアの
出力段とを有するＥＣＬ回路において、該出力段のエミ
ッタホロアの抵抗を、第１の抵抗と第２の抵抗の直列回
路よし、これらの抵抗にトランジスタを並設し、該トラ
ンジスタのベースを第１の抵抗と第２の抵抗との直列接
続点へ接続した構成とする。

〔産業上の利用分野〕

本発明は、出力立下り特性の改善を図った高速ＥＣＬ回
路に関する。

近年、スーパーコンピュータ等の処理能力の向上のため
、ＥＣＬ　　ＬＳＩの一層の高速化の要求が強い。中で
もＥＣＬが長配線負荷を駆動するときの動作遅延時間の
短縮の要求が強い。

〔従来の技術〕

第３図に従来のＥＣＬ回路の例を示す。Ｔ１．Ｔ！はト
ランジスタで、エミッタを共通に接続して差動対を構成
し、Ｔ３はその定電流源用のトランジスタ、Ｒ３は同抵
抗、Ｒ，、Ｒ，はトランジスタＴ。

Ｔ２の負荷抵抗である。Ｔ４．Ｔｓは出力段のエミッタ
ホロアを構成するトランジスタ、Ｒ４，Ｒ５は同抵抗で
ある。トランジスタＴＩのベースに入力電圧Ｖ　ｉｎが
加えられ、そしてトランジスタＴ２のベースに基準電圧
Ｖ　ｒ＊ｆが加えられ、従ってトランジスタＴ５を含む
エミッタホロアの出力端ＯＲ０がオア出力端、トランジ
スタＴ４を含むエミッタホロアの出力端Ｎ　ＯＲｏがノ
ア出力端である。Ｖ　Ｃｅ　＋■！！ｌ＋Ｖ。２は電源
で、通常、ＶＣＣはグランド■。１Ｖ　ＦＥＺは負電位
である。定電流源Ｔ、、Ｒ，の出力電流は、トランジス
タＴ３のベースへ加えられる電圧ＶＣ３と抵抗Ｒ８の値
により定まる。

今、Ｖ　ｉ　、、＞　Ｖ　ｒ　＊　ｆであるとトランジ
スタＴＩがオン、Ｔ２がオフ、ＯＲｏ出力がＨ，ＮＯＲ
，出力がＬになる。ＯＲ，出力端に長配線が接続され、
寄生容量が付いていると、電源ＶＣＣ、トランジスタＴ
３、を通って流れる電流がこれを充電する。

次にＶ、、＜Ｖ、、、であるとトランジスタＴ２がオン
、Ｔ、がオフ、Ｎ０Ｒｏ出力がＨ，ＯＲ，出力がＬにな
る。ＯＲ，出力がＨ−Ｌ変化するとき、上記充電された
寄生容量が抵抗Ｒ６を通して放電し、出力のＨ−Ｌ変化
はこの放電につれて生じる。

抵抗Ｒ３の値が小さいと放電電流が大になるから、出力
のＨ−Ｌ変化（立下り）は速やかである。

ＮＯＲ，出力端についても、動作はＯＲｏ出力端と同様
である。こ＼では主としてＯＲ，出力端について説明す
る。

〔発明が解決しようとする課題〕

ＯＲ，出力がＬ−Ｈ変化するとき、ＯＲ，出力端に接続
される配線の寄生容量の充電はトランジスタＴｓが行な
い、トランジスタＴ、のインピーダンスは低いので配線
容量の充電（立上り）は速やかである。次にＯＲ，出力
がＨ−Ｌ変化するとき、充電されていた配線容量は抵抗
Ｒ５を通して放電し、その放電の進行と共にＯＲｏ出力
は立下って行く。これは一般に立上りより遅い。

これを改善するのに、プルダウン抵抗Ｒ６の値を小さく
することが考えられるが、このようにすると常時Ｔ　ｓ
　、Ｒｓの経路で大電流が流れるので消費電力が大きく
なる。

Ｌ−ＨとＨ−Ｌの各所要時間の差は配線／負荷容量の増
大と共に開く一方で、スピードのバランスがとれなくな
って、タイミングの設計上問題になり、ひいてはＥＣＬ
　　ＬＳＩ全体の遅延増大となっている。

本発明はか＼る点を改善し、ＥＣＬ回路の出力の立下り
を速め、負荷特性を改善して回路の高速化を達成するこ
とを目的とするものである。

ており、従ってＴ　１．　Ｔ　ｚはＥＣＬのトランジス
タ、Ｒ，、Ｒ，は負荷抵抗Ｔ、、Ｒ，は定電流源用のト
ランジスタと抵抗であ。Ｒｏも出力振幅制御用の抵抗で
ある。

〔作用〕

この回路構成では、ＯＲ０出力がＨレベルからＬレベル
へ立下る時トランジスタＴ７が導通して、Ｈレベルに充
電されていたＯＲ，出力端の配線などの寄生容量の放電
電流を流す。これにより立下りを速くすることができる
。ＮＯＲ，出力端のＨ−り立下りも同様である。

〔課題を解決するための手段〕

第１図に示すように本発明ではＥＣＬ出力段のエミッタ
ホロアの抵抗をＲ８とＲ’ｌ、Ｒ１とＲ９にし、これら
に並列にトランジスタＴ、、Ｔｆｆを接続し、これらの
トランジスタのベースを抵抗Ｒ４とＲ？、Ｒ１１とＲ９
の各接続点へ接続する。

第１図では第３図と同じ部分に同じ符号を付し〔実施例
〕 第１図の回路の動作を詳細に説明すると、入力ｙ　ｉｎ
が基準電圧■１．．に対して■ｉ１１〉■、、、ｆなら
ｎｐｎトランジスタＴ■がオン、ｎｐｎトランジスタＴ
ｔがオフ、ノードＡはＨ１出力ＯＲＯはこれよりｎｐｎ
トランジスタＴ、のＶ□だけ下ったＨレベルにある。ノ
ードＢはこのＨレベルを抵抗Ｒ，、Ｒ，で分圧した電位
にあり、この電位■、は（ＯＲ，のＨレベル）−（トラ
ンジスタＴ、のＶｍＥ）より高くする。従ってｐｎｐト
ランジスタＴ７はオフであり、トランジスタＴ、の負荷
は抵抗Ｒ１１とＲ１のみになる（ＯＲ，出力端に接続さ
れる負荷回路を除く）。

入力■８．．がＶ　、、＜　Ｖ　ｒｅｆであるとトラン
ジスタＴ＋　はオフ、トランジスタＴ２はオン、ノード
ＡはＬレベル、出力ＯＲｏはこれよりＴ、のＶａｔだけ
低いＬレベルになる。

このＨレベルからＬレベルへの切換ねり時には、ノード
Ａは速やかにＨレベルからＬレベルへ立下るが、出力端
ＯＲ，はこれに長い信号線が接続されたりして大きな容
量がついていると急速には立下らない。従って出力端Ｏ
ＲｏＯ方がノードＡより電位が低くなってトランジスタ
Ｔ５はオフする。

従ってＶ　ｃｃ、　Ｔ　Ｓ＋　Ｒｓ、　Ｒｑの経路の電
流はなくなり、抵抗ＲＩＢ、Ｒ９の電流は端子ＯＲｏ側
から供給されることになる。これは端子ＯＲｏにつく容
量の放電電流である。このときノードＢの電位も下って
トランジスタＴ、はオンになり、これも８亥容量の放電
電流を流す。従って端子ＯＲｏの放電は大電流で行なわ
れ、急速にＨレベルからしレベルヘ立下る。

ＮＯＲ，出力端のＨ−Ｌ立下りも同様であり、急速な立
下りが行なわれる。

第２図はＯＲｏ出力端のＨレベル■。１、Ｌレベル■。

１、この■。□から■。Ｌへの立下りを示す。ノードＢ
がトランジスタＴ７のベース・エミッタ間電圧■、だけ
■。８等より低ければトランジスタＴ。

はオン、それ程低くなければオフである。なお■ｌアは
必ずしも一定ではない。

なお第１図ではＯＲｏ出力とＮ　ＯＲｏ出力を取出して
いるが、一方でよい場合は不要な方の出力段エミッタホ
ロアは省略する。また、こ−で言うオン／オフには深く
／浅（オン／オフも含む。

（発明の効果〕 以上説明したように本発明では出力端の立下り時にトラ
ンジスタがオンになって放電電流を流すので、該立下り
が急速に行なわれ、常時はこのトランジスタはオフであ
り、従って消費電流が増大することはない。また従来回
路と比べて、トランジスタをエミッタホロアの抵抗に並
設するだけであるから簡単であり、所要面積をそれ程増
大することもない。

ＥＣＬ回路の立上りは急速であるから、立下りを急速化
することで立上り／立下り時間のバランスがとれ、シス
テムの高速化が図れる。

【図面の簡単な説明】

第１図は本発明のＥＣＬ回路の回路図、第２図は出力の
Ｈ／Ｌレベルの説明図、第３図は従来回路の説明図であ
る。 第１図でＴ、、Ｔ、は差動対のトランジスタ、ＲＩ。 Ｒｔは負荷抵抗、Ｔ、とＲ８とＲ９，Ｔ４とＲ６とＲ，
は出力段エミッタホロアのトランジスタと抵抗、Ｔ　’
ｒ　、　Ｔ　ｂは該抵抗に並設したトランジスタである
。 従来回路の説明図 第３図 ＣＣ

Claims (1)

1. 【特許請求の範囲】 １、エミッタを共通に接続した一対のトランジスタ（Ｔ
   ＿１、Ｔ＿２）とその負荷抵抗（Ｒ＿１、Ｒ＿２）を備
   える差動対と、 該差動対の出力を受けるエミッタホロアの出力段とを有
   するＥＣＬ回路において、 該出力段のエミッタホロアの抵抗を、第１の抵抗（Ｒ＿
   ８）と第２の抵抗（Ｒ＿９）の直列回路とし、これらの
   抵抗にＰＮＰトランジスタ（Ｔ＿７）を並設し、該トラ
   ンジスタのベースを第１の抵抗と第２の抵抗との直列接
   続点へ接続したことを特徴とする高速ＥＣＬ回路。