JPH0410635A - フリップチップ実装方法 - Google Patents
フリップチップ実装方法Info
- Publication number
- JPH0410635A JPH0410635A JP2113447A JP11344790A JPH0410635A JP H0410635 A JPH0410635 A JP H0410635A JP 2113447 A JP2113447 A JP 2113447A JP 11344790 A JP11344790 A JP 11344790A JP H0410635 A JPH0410635 A JP H0410635A
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- Japan
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- chip
- board
- solder
- bump
- hole
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/303—Assembling printed circuits with electric components, e.g. with resistors with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はＩＣチップ等を基板に実装する方法に関する。
〈従来の技術〉
ＩＣチップ等を基板に実装する技術として、ワイヤボン
ディング法やＴ Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔ
ｅｄ Ｂｏ−１ｄｉｎｇ）法、あるいはフリップチップ
実装法等がある。これらの技術のうち、フリップチップ
実装法は、実装に要するスペースがチッ、プ自体の大き
さ程度でよいことから、高密度の実装に適している。
ディング法やＴ Ａ Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔ
ｅｄ Ｂｏ−１ｄｉｎｇ）法、あるいはフリップチップ
実装法等がある。これらの技術のうち、フリップチップ
実装法は、実装に要するスペースがチッ、プ自体の大き
さ程度でよいことから、高密度の実装に適している。
フリップチップ実装法は、ＩＣチップ等の表面に形成さ
れたパッド上に、バンプ状（通常、半球状）の導電材、
例えばはんだバンプを形成し、チップを実装基板上に位
置合わせした状態で、はんだをリフローすることによっ
て、その基板の導体部にチップを直接接続する方法であ
る。なお、このフリップチップ実装法においては、接続
に用いる、はんだバンプ等を基板側に形成する場合もあ
る。
れたパッド上に、バンプ状（通常、半球状）の導電材、
例えばはんだバンプを形成し、チップを実装基板上に位
置合わせした状態で、はんだをリフローすることによっ
て、その基板の導体部にチップを直接接続する方法であ
る。なお、このフリップチップ実装法においては、接続
に用いる、はんだバンプ等を基板側に形成する場合もあ
る。
〈発明が解決しようとする課題〉
ところで、従来のフリップチップ実装法によれば、バン
プ形状が不均一であったり、実装時にチップが傾いたり
すること、また、チップの熱膨張によりバンプ部に熱応
力が作用してバンプ部にりラックが生じる、等の原因に
より、接続不良が起こり易く、接続の信顧性に欠けると
いった問題が残されていた。
プ形状が不均一であったり、実装時にチップが傾いたり
すること、また、チップの熱膨張によりバンプ部に熱応
力が作用してバンプ部にりラックが生じる、等の原因に
より、接続不良が起こり易く、接続の信顧性に欠けると
いった問題が残されていた。
〈課題を解決するための手段〉
本発明は、上記問題点を解決すべくなされたもので、そ
の実装方法を実施例に対応する第１図を参照しつつ説明
すると、本発明は、バンプ状導電材（はんだバンプ）３
・・・３に相応する位置に貫通孔４ａ・・・４ａが穿た
れた絶縁板４を、（Ｃ）に示すように、回路チップ１と
実装基板２との間に挟み込んだ状態で、バンプ状導電材
３・・・３のリフローを行うことを特徴としている。
の実装方法を実施例に対応する第１図を参照しつつ説明
すると、本発明は、バンプ状導電材（はんだバンプ）３
・・・３に相応する位置に貫通孔４ａ・・・４ａが穿た
れた絶縁板４を、（Ｃ）に示すように、回路チップ１と
実装基板２との間に挟み込んだ状態で、バンプ状導電材
３・・・３のリフローを行うことを特徴としている。
〈作用〉
バンプ状導電材３・・・３のリフローによって回路チッ
プ１を基板２の導体部２ａに直接接続するわけであるが
、そのリフロー時に、回路チップ１と基板２との間に絶
縁板４を存在させることによって、回路チップ１の基板
２に対する距離が一様となり、回路チップ１が傾くこと
を防止できる。しかも、リフロー後の導電材３・・・３
は絶縁板４によって固定されるので、そのバンプ部に熱
応力等が作用しても、バンプ部にクランクが発生する等
の確率は少なくなる。
プ１を基板２の導体部２ａに直接接続するわけであるが
、そのリフロー時に、回路チップ１と基板２との間に絶
縁板４を存在させることによって、回路チップ１の基板
２に対する距離が一様となり、回路チップ１が傾くこと
を防止できる。しかも、リフロー後の導電材３・・・３
は絶縁板４によって固定されるので、そのバンプ部に熱
応力等が作用しても、バンプ部にクランクが発生する等
の確率は少なくなる。
〈実施例〉
本発明実施例を、以下、図面に基づいて説明する。
第１図は本発明のフリップチップ実装方法の手順を説明
する。
する。
まず、第１図（ａ）に示すように、公知の方法により、
ＩＣチップ１表面のパッド１ａ・・・１ａ上に、はんだ
バンプ３・・・３を形成しておき、また基板２の表面上
に、パッシベーション膜（図示せず）を形成し、導体パ
ターン２ａ・・・２ａのランド部が露呈するようにパッ
シベーション膜の窓明けを行っておく。さらに、絶縁性
のスペーサ４を後述する方法で作成しておく。このスペ
ーサ４には、ＩＣチップ１と基板２との接続部、つまり
はんだバンプ３・・・３に相応する位置に貫通孔４ａ・
・・４ａが穿たれている。
ＩＣチップ１表面のパッド１ａ・・・１ａ上に、はんだ
バンプ３・・・３を形成しておき、また基板２の表面上
に、パッシベーション膜（図示せず）を形成し、導体パ
ターン２ａ・・・２ａのランド部が露呈するようにパッ
シベーション膜の窓明けを行っておく。さらに、絶縁性
のスペーサ４を後述する方法で作成しておく。このスペ
ーサ４には、ＩＣチップ１と基板２との接続部、つまり
はんだバンプ３・・・３に相応する位置に貫通孔４ａ・
・・４ａが穿たれている。
さて、（ロ）に示すように、基板２上にスペーサ４を、
その各貫通孔４ａが接続部に位置するように載置し、さ
らにそのスペーサ４上にＩＣチップ１を、その各はんだ
バンプ３がそれぞれ対応する貫通孔４ａに位置するよう
に載置する（Ｃ）。
その各貫通孔４ａが接続部に位置するように載置し、さ
らにそのスペーサ４上にＩＣチップ１を、その各はんだ
バンプ３がそれぞれ対応する貫通孔４ａに位置するよう
に載置する（Ｃ）。
次いで、はんだバンプ３・・・３のリフローを行う。
このリフローにより、はんだは貫通孔４ａの下方へと流
出し、基板２表面上の導体パターン２ａ・・・２ａに濡
れる（ｄ）。この状態で、はんだを硬化させることによ
って、ＩＣチップ１が基板２に電気的に接続される同時
に固定される。そして、ＩＣチップ１の周辺に樹脂５を
ポツティングすることにより、（ｅ）に示すような実装
構造を得る。
出し、基板２表面上の導体パターン２ａ・・・２ａに濡
れる（ｄ）。この状態で、はんだを硬化させることによ
って、ＩＣチップ１が基板２に電気的に接続される同時
に固定される。そして、ＩＣチップ１の周辺に樹脂５を
ポツティングすることにより、（ｅ）に示すような実装
構造を得る。
以上のような手順により、ＩＣチップ１に形成したはん
だバンプ３・・・３の形状が不均一であっても、リフロ
ー時には、ＩＣチップ１はスペーサ４によって基板２に
対して平行に保持されるので、実装時にＩＣチップ１が
傾くことを防止できる。
だバンプ３・・・３の形状が不均一であっても、リフロ
ー時には、ＩＣチップ１はスペーサ４によって基板２に
対して平行に保持されるので、実装時にＩＣチップ１が
傾くことを防止できる。
しかも、リフロー・硬化後のはんだバンプ３の側面部は
スペーサ４に密着するので、バンプ部にリフロー時のＩ
Ｃチップ１の熱膨張等による熱応力が作用しても、その
バンプ部は保持され、バンプ部にクラック等が発生する
ことを防止することができる。
スペーサ４に密着するので、バンプ部にリフロー時のＩ
Ｃチップ１の熱膨張等による熱応力が作用しても、その
バンプ部は保持され、バンプ部にクラック等が発生する
ことを防止することができる。
次に、スペーサ４の製造手順を説明する。第２図はその
手順を説明する図である。
手順を説明する図である。
まず、（ａ）に示すように、Ｓｉ基板４１の表面に低圧
ＣＶＤ法等により、酸化膜あるいは窒化膜等の絶縁膜４
２を形成した後、フォトリソグラフィ法により、絶縁膜
４２の窓明けを行って、バンプ接続部に相応する部分の
Ｓｉ基板４２を露呈させる（口）。次いで絶縁膜４２を
マスクとしてＳｉ基板４１のエツチングを行ってその部
分を開孔する（Ｃ）。
ＣＶＤ法等により、酸化膜あるいは窒化膜等の絶縁膜４
２を形成した後、フォトリソグラフィ法により、絶縁膜
４２の窓明けを行って、バンプ接続部に相応する部分の
Ｓｉ基板４２を露呈させる（口）。次いで絶縁膜４２を
マスクとしてＳｉ基板４１のエツチングを行ってその部
分を開孔する（Ｃ）。
このとき、Ｓｉ基板４１のエツチング面を（１００）面
とし、かつ、アルカリ溶液でエツチングを行えば、その
エツチング面は四角錐形状となる。
とし、かつ、アルカリ溶液でエツチングを行えば、その
エツチング面は四角錐形状となる。
そして、エツチング面に、再度、低圧ＣＶＤ法により絶
縁膜を形成することによって、（ｄ）に示すように、バ
ンプ接続部に相応する位置に、貫通孔４ａ・・・４ａが
形成された絶縁性のスペーサ４を得る。
縁膜を形成することによって、（ｄ）に示すように、バ
ンプ接続部に相応する位置に、貫通孔４ａ・・・４ａが
形成された絶縁性のスペーサ４を得る。
一
なお、本発明はＩＣチップのみならず、例えばＬＳＩチ
ップ等の半導体チップ、あるいは各種チップ状電気部品
等にも適用できることはいうまでもない。
ップ等の半導体チップ、あるいは各種チップ状電気部品
等にも適用できることはいうまでもない。
〈発明の効果〉
以上説明したように、本発明によれば、ＩＣチップとそ
の実装基板との間に、その接続部に相応する位置に貫通
孔が穿たれた絶縁板を挟み込んだ状態で、接続に用いる
バンプ状導電材のリフローを行うので、チップと基板と
の相互の位置精度が向上するとともに、バンプ部に作用
する熱応力によるクラック等の発生確率等が減少して、
高密度実装においても、その接続の信軌性が高い実装を
実現できる。また、絶縁板が放熱板の機能を果たし、回
路増産時の電力消費による発熱に対して冷却効率が向上
するという点の効果もある。
の実装基板との間に、その接続部に相応する位置に貫通
孔が穿たれた絶縁板を挟み込んだ状態で、接続に用いる
バンプ状導電材のリフローを行うので、チップと基板と
の相互の位置精度が向上するとともに、バンプ部に作用
する熱応力によるクラック等の発生確率等が減少して、
高密度実装においても、その接続の信軌性が高い実装を
実現できる。また、絶縁板が放熱板の機能を果たし、回
路増産時の電力消費による発熱に対して冷却効率が向上
するという点の効果もある。
第１図は本発明のフリップチップ実装方法の手順を説明
する図、第２図はそのスペーサ４の製作する手順を説明
するための図である。 １ ・ １ ａ・・・１ ａ ・ ２ ・ ２ａ・・・２ａ ・ ３・・・３ ・ ４ ・ ４ａ・・・４ａ ・ ＩＣチップ パッド 基板 導体パターン はんだバンプ スペーサ（絶縁板） 貫通孔
する図、第２図はそのスペーサ４の製作する手順を説明
するための図である。 １ ・ １ ａ・・・１ ａ ・ ２ ・ ２ａ・・・２ａ ・ ３・・・３ ・ ４ ・ ４ａ・・・４ａ ・ ＩＣチップ パッド 基板 導体パターン はんだバンプ スペーサ（絶縁板） 貫通孔
Claims (1)
- ＩＣチップ等の回路チップ表面上のパッドもしくはそ
の実装基板の導体部のいずれか一方にバンプ状の導電材
を形成しておき、上記回路チップと上記実装基板とを位
置合わせした状態で、上記バンプ状導電材のリフローを
行うことによって、上記回路チップを上記実装基板の導
体部に接続する方法において、上記バンプ状導電材に相
応する位置に貫通孔が穿たれた絶縁板を、上記回路チッ
プと上記実装基板との間に挟み込んだ状態で、上記リフ
ローを行うことを特徴とする、フリップチップ実装方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113447A JPH0410635A (ja) | 1990-04-27 | 1990-04-27 | フリップチップ実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113447A JPH0410635A (ja) | 1990-04-27 | 1990-04-27 | フリップチップ実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410635A true JPH0410635A (ja) | 1992-01-14 |
Family
ID=14612466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2113447A Pending JPH0410635A (ja) | 1990-04-27 | 1990-04-27 | フリップチップ実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410635A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232203A (ja) * | 1993-02-03 | 1994-08-19 | Nec Corp | Ｌｓｉの実装構造 |
| US5730620A (en) * | 1995-09-08 | 1998-03-24 | International Business Machines Corporation | Method and apparatus for locating electrical circuit members |
| KR100411810B1 (ko) * | 1995-12-27 | 2004-03-31 | 앰코 테크놀로지 코리아 주식회사 | 플립기술을이용한크기형반도체패키지 |
| KR100411809B1 (ko) * | 1995-12-27 | 2004-03-31 | 앰코 테크놀로지 코리아 주식회사 | 크기형반도체패키지 |
| US6905915B2 (en) | 2002-02-18 | 2005-06-14 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, and electronic instrument |
-
1990
- 1990-04-27 JP JP2113447A patent/JPH0410635A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232203A (ja) * | 1993-02-03 | 1994-08-19 | Nec Corp | Ｌｓｉの実装構造 |
| US5730620A (en) * | 1995-09-08 | 1998-03-24 | International Business Machines Corporation | Method and apparatus for locating electrical circuit members |
| KR100411810B1 (ko) * | 1995-12-27 | 2004-03-31 | 앰코 테크놀로지 코리아 주식회사 | 플립기술을이용한크기형반도체패키지 |
| KR100411809B1 (ko) * | 1995-12-27 | 2004-03-31 | 앰코 테크놀로지 코리아 주식회사 | 크기형반도체패키지 |
| US6905915B2 (en) | 2002-02-18 | 2005-06-14 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, and electronic instrument |
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