JPH04106593A - 静止画像表示装置およびそれに用いる外部記憶装置 - Google Patents
静止画像表示装置およびそれに用いる外部記憶装置Info
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- JPH04106593A JPH04106593A JP2225672A JP22567290A JPH04106593A JP H04106593 A JPH04106593 A JP H04106593A JP 2225672 A JP2225672 A JP 2225672A JP 22567290 A JP22567290 A JP 22567290A JP H04106593 A JPH04106593 A JP H04106593A
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- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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- A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
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- A63F2300/20—Features of games using an electronically generated display having two or more dimensions, e.g. on a television screen, showing representations related to the game characterised by details of the game platform
- A63F2300/203—Image generating hardware
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- G09G2320/10—Special adaptations of display systems for operation with variable images
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は静止画像表示装置に関する。より特定的には
、この発明は、たとえばパーソナルコンピュータやビデ
オゲーム機等の画像処理装置において静止画像をスクロ
ール表示できる、静止画像表示装置に関する。
、この発明は、たとえばパーソナルコンピュータやビデ
オゲーム機等の画像処理装置において静止画像をスクロ
ール表示できる、静止画像表示装置に関する。
たとえば、平成２年２月１９日付で出願公告された特公
平２−７４７８号（これはアメリカ合衆国特許第４，８
２４．１０６号に対応する）には静止画像をスクロール
表示できる画像表示装置が開示されている。この従来技
術では、モニタ画面全体でのスクロールまたはライン毎
の部分スクロールが可能である。
平２−７４７８号（これはアメリカ合衆国特許第４，８
２４．１０６号に対応する）には静止画像をスクロール
表示できる画像表示装置が開示されている。この従来技
術では、モニタ画面全体でのスクロールまたはライン毎
の部分スクロールが可能である。
たとえば第１８図に示すように、垂直方向に分割された
一部の静止画像を矢印方向にスクロールする場合、ゲー
ムプログラム中でスクロールすべきモニタ画面上の垂直
方向位Ｗ（ｖ位置）を検出し、その■位置以降のライン
の水平オフセット値を水平ブランキング期間（８５Ｘ
１８６ｎｓｅｃ）に変更すればよい。
一部の静止画像を矢印方向にスクロールする場合、ゲー
ムプログラム中でスクロールすべきモニタ画面上の垂直
方向位Ｗ（ｖ位置）を検出し、その■位置以降のライン
の水平オフセット値を水平ブランキング期間（８５Ｘ
１８６ｎｓｅｃ）に変更すればよい。
他方、静止画像のスクロールの多様性を得るために、第
１９図に示すように、モニタ画面を水平方向に分割し、
その一部を垂直方向にスクロールさせたいという要求が
でてきた。
１９図に示すように、モニタ画面を水平方向に分割し、
その一部を垂直方向にスクロールさせたいという要求が
でてきた。
〔発明が解決しようとする課題］
上述の従来技術において第１９図図示のスクロールを達
成するためには、プログラムの進行に伴ってモニタ画面
上の水平方向付！（Ｈ位置）を検出し、そのＨ位置にな
ったら垂直方向のオフセット値を変更すればよい。とこ
ろが、この方法を採用するためには、■方向のオフセッ
ト値をスキャン期間中に書き換える必要がある。たとえ
ば、１キヤラクタ（８×８ドツト）をＶ方向に移動する
ためには、その１キヤラクタの表示期間、たとえば８
Ｘ １８６ｎｓｅｃに書き換えなければならない。
成するためには、プログラムの進行に伴ってモニタ画面
上の水平方向付！（Ｈ位置）を検出し、そのＨ位置にな
ったら垂直方向のオフセット値を変更すればよい。とこ
ろが、この方法を採用するためには、■方向のオフセッ
ト値をスキャン期間中に書き換える必要がある。たとえ
ば、１キヤラクタ（８×８ドツト）をＶ方向に移動する
ためには、その１キヤラクタの表示期間、たとえば８
Ｘ １８６ｎｓｅｃに書き換えなければならない。
このような短時間でのＶ方向オフセット値の書換は事実
上できない。したがって、従来技術では、第１９図図示
のような部分スクロールはできなかった。
上できない。したがって、従来技術では、第１９図図示
のような部分スクロールはできなかった。
なお、スクロールを開示するものとして、たとえば、昭
和６３年６月３０日付で出願公告された特公昭６３−３
２４７２号がある。この別の従来技術では、スクロール
インデックスラッチにＭＰＵからオフセット値を書き込
み、このオフセット値と水平同期カウンタのカウント値
とをアダーで計算ししてアドレスを指定し、データを読
み出して遅延させることによってスクロールを実現して
いる。この従来技術においても、スクロールのために初
期値やオフセット値をＣＰＵやＭＰＵが書き換える必要
がある。このようにＣＰＵまたはＭＰＵがスクロールに
関与する場合、前述のような短時間内にデータを書き換
えるためには、高速のＣＰＵまたはＭＰＵが必要になる
。ところが、この方法は、安価であることが条件のビデ
オゲーム機等には到底利用できない。
和６３年６月３０日付で出願公告された特公昭６３−３
２４７２号がある。この別の従来技術では、スクロール
インデックスラッチにＭＰＵからオフセット値を書き込
み、このオフセット値と水平同期カウンタのカウント値
とをアダーで計算ししてアドレスを指定し、データを読
み出して遅延させることによってスクロールを実現して
いる。この従来技術においても、スクロールのために初
期値やオフセット値をＣＰＵやＭＰＵが書き換える必要
がある。このようにＣＰＵまたはＭＰＵがスクロールに
関与する場合、前述のような短時間内にデータを書き換
えるためには、高速のＣＰＵまたはＭＰＵが必要になる
。ところが、この方法は、安価であることが条件のビデ
オゲーム機等には到底利用できない。
さらに、昭和５８年５月１６日付で出願公開された特開
昭５８−８１０６５号があるが、この従来技術は、複数
の静止画セルについて特公昭６３３２４７２号と同様の
処理を実行するものであり、したがって、同様の問題が
残る。
昭５８−８１０６５号があるが、この従来技術は、複数
の静止画セルについて特公昭６３３２４７２号と同様の
処理を実行するものであり、したがって、同様の問題が
残る。
それゆえに、この発明の主たる目的は、モニタ画面を水
平方向に分割した一部においてスクロールできる、静止
画像表示装置を提供することである。
平方向に分割した一部においてスクロールできる、静止
画像表示装置を提供することである。
この発明の他の目的は、安価に、そのような静止画像表
示装置を提供することである。
示装置を提供することである。
この発明は、簡単にいえば、所定数のドツトの組合せで
構成される所定数のキャラクタの配列を含む静止画像を
ラスタスキャンモニタに表示する静止画像表示装置であ
って、キャラクタのキャラクタデータを記憶する第１の
記憶手段、少なくとも水平方向１ラインに表示されるキ
ャラクタに対応して水平方向および垂直方向の少なくと
も一方のオフセットデータを記憶する第２の記憶手段、
キャラクタを表示するとき第１の記憶手段のキャラクタ
に対応するオフセットデータを第２の記憶手段から読み
出す第１の読出手段、および第１の読出手段によって読
み出されたキャラクタのオフセットデータとラスラスキ
ャンモニタ上の水平位置および垂直位置とに基づいて第
１の記憶手段から表示すべきキャラクタデータを読み出
して前記ラスタスキャンモニタに与える第２の読出手段
を備える、静止画像表示装置である。
構成される所定数のキャラクタの配列を含む静止画像を
ラスタスキャンモニタに表示する静止画像表示装置であ
って、キャラクタのキャラクタデータを記憶する第１の
記憶手段、少なくとも水平方向１ラインに表示されるキ
ャラクタに対応して水平方向および垂直方向の少なくと
も一方のオフセットデータを記憶する第２の記憶手段、
キャラクタを表示するとき第１の記憶手段のキャラクタ
に対応するオフセットデータを第２の記憶手段から読み
出す第１の読出手段、および第１の読出手段によって読
み出されたキャラクタのオフセットデータとラスラスキ
ャンモニタ上の水平位置および垂直位置とに基づいて第
１の記憶手段から表示すべきキャラクタデータを読み出
して前記ラスタスキャンモニタに与える第２の読出手段
を備える、静止画像表示装置である。
この発明に従った静止画像表示装置は所定のドツト（た
とえば８×８ドツト）の組合せで構成されるキャラクタ
を水平方向にＮ個、垂直方向にＭ個配列した静止画像を
ラスタスキャンモニタに表示する。たとえばＲＡＭから
なるビデオデータ記憶装置にはキャラクタデータが記憶
される。たとえばビデオプロセサがアクセスできるオフ
セットテーブルには、各キャラクタに対応して水平方向
および垂直方向の少なくとも一方のオフセットデータを
記憶する。第１の読出手段によって第１の記憶手段から
読み出されたそのキャラクタに対応するオフセットデー
タとラスラスキャンモニタ上の水平位置および垂直位置
の少なくとも一方とに基づいてアドレスを決定し、その
アドレスに従って第１の記憶手段からキャラクタデータ
を第２の読出手段が読み出してラスタスキャンモニタに
与える。
とえば８×８ドツト）の組合せで構成されるキャラクタ
を水平方向にＮ個、垂直方向にＭ個配列した静止画像を
ラスタスキャンモニタに表示する。たとえばＲＡＭから
なるビデオデータ記憶装置にはキャラクタデータが記憶
される。たとえばビデオプロセサがアクセスできるオフ
セットテーブルには、各キャラクタに対応して水平方向
および垂直方向の少なくとも一方のオフセットデータを
記憶する。第１の読出手段によって第１の記憶手段から
読み出されたそのキャラクタに対応するオフセットデー
タとラスラスキャンモニタ上の水平位置および垂直位置
の少なくとも一方とに基づいてアドレスを決定し、その
アドレスに従って第１の記憶手段からキャラクタデータ
を第２の読出手段が読み出してラスタスキャンモニタに
与える。
この発明によれば、予めオフセットデータを記憶してお
き、それを必要に応じて読み出すようにしているので、
キャラクタ単位のような極短時間に処理でき、したがっ
て、従来技術では実現できにくかった第１９図に示すよ
うな部分スクロールが簡単に達成できる。
き、それを必要に応じて読み出すようにしているので、
キャラクタ単位のような極短時間に処理でき、したがっ
て、従来技術では実現できにくかった第１９図に示すよ
うな部分スクロールが簡単に達成できる。
この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
以下の説明では、この発明の静止画像表示装置をテレビ
ゲーム機に適用した実施例について説明するが、この発
明はラスタスキャンモニタに接続して使用される他の同
様の画像処理装置にも適用できることを予め指摘してお
く。
ゲーム機に適用した実施例について説明するが、この発
明はラスタスキャンモニタに接続して使用される他の同
様の画像処理装置にも適用できることを予め指摘してお
く。
実施例の説明に先立ち、この実施例が適用されるラスタ
スキャンモニタについて説明する。一般に、テレビゲー
ム機のモニタとしては、ＲＯＢモニタまたはＣＲＴデイ
スプレィが用いられる。このようなラスタスキャンモニ
タの１画面は、２５６Ｘ２５６ドツトの画素（ピクセル
）に分割される。ただし、垂直方向のドツト数は、上下
数ラインで正確に画像を表示できない部分があるので、
実際には、そのラインを除いた２２４ドツトが利用され
る。したがって、静止画や動画の最小単位である１キヤ
ラクタが８×８ドツトからなる場合は、１画面で同時に
３２Ｘ２Ｂ＝８９６個のキャラクタを表示できる。
スキャンモニタについて説明する。一般に、テレビゲー
ム機のモニタとしては、ＲＯＢモニタまたはＣＲＴデイ
スプレィが用いられる。このようなラスタスキャンモニ
タの１画面は、２５６Ｘ２５６ドツトの画素（ピクセル
）に分割される。ただし、垂直方向のドツト数は、上下
数ラインで正確に画像を表示できない部分があるので、
実際には、そのラインを除いた２２４ドツトが利用され
る。したがって、静止画や動画の最小単位である１キヤ
ラクタが８×８ドツトからなる場合は、１画面で同時に
３２Ｘ２Ｂ＝８９６個のキャラクタを表示できる。
第２図に示すテレビゲーム機では、プレーヤの操作によ
っては個々に変化を与えることのできない背景となる静
止画（または背景画）と、プレイヤの操作またはＣＰＵ
の制御により移動する動画とが独立して制御される。し
たがって、この実施例は、静止画と動画を合成したビデ
オ信号がＴＶデイスプレィ８に与える画像処理ユニット
１を備える。特に、画像処理ユニット１が静止画アドレ
ス制御回路１９を含み、この回路１９がスクロール処理
において静止画の画像データが格納されているＶＲＡＭ
７の読出アドレスを求める。
っては個々に変化を与えることのできない背景となる静
止画（または背景画）と、プレイヤの操作またはＣＰＵ
の制御により移動する動画とが独立して制御される。し
たがって、この実施例は、静止画と動画を合成したビデ
オ信号がＴＶデイスプレィ８に与える画像処理ユニット
１を備える。特に、画像処理ユニット１が静止画アドレ
ス制御回路１９を含み、この回路１９がスクロール処理
において静止画の画像データが格納されているＶＲＡＭ
７の読出アドレスを求める。
第２図において、テレビゲーム機の各種制御を行うため
のＣＰＩＪ２には、アドレスバス１０．データバス１１
およびコントロールバス１２を介して、リードオンリメ
モリ（ＲＯＭ）３．ＲＡＭ４およびキーボード４が接続
される。
のＣＰＩＪ２には、アドレスバス１０．データバス１１
およびコントロールバス１２を介して、リードオンリメ
モリ（ＲＯＭ）３．ＲＡＭ４およびキーボード４が接続
される。
ＲＯＭ３はテレビゲーム機の制御のためのプログラムデ
ータと該プログラムを実行するために必要なデータとキ
ャラクタデータを記憶するものであり、たとえばテレビ
ゲーム機に対して着脱自在なカートリッジ（図示せず）
に収納される。このプログラムデータは、どのような種
類の移動キャラクタおよび／または背景キャラクタをど
のタイミングで画面のどの位置に表示させるかを決める
データや、オフセットテーブルのようなデータを含む。
ータと該プログラムを実行するために必要なデータとキ
ャラクタデータを記憶するものであり、たとえばテレビ
ゲーム機に対して着脱自在なカートリッジ（図示せず）
に収納される。このプログラムデータは、どのような種
類の移動キャラクタおよび／または背景キャラクタをど
のタイミングで画面のどの位置に表示させるかを決める
データや、オフセットテーブルのようなデータを含む。
なお、動画キャラクタを表す動画属性データには、１キ
ヤラクタにつき、水平位置を指定する水平位置データ（
Ｈｃ；８ビツト）、垂直位置を指定する垂直位置データ
（Ｖ ｃ ； ８ビ、、ト）、キャラクタの種類を指定
するネームデータ（９ビツト）およびカラーパレットを
指定するカラーコード（３ビツト）、キャラクタの上下
左右の反転表示を指定するフリップコード（２ビツト）
、キャラクタのドツトサイズを指定するサイズコード（
１ビツト）および静止画との優先順位を指定する優先デ
ータ（２ビツト）が含まれる。
ヤラクタにつき、水平位置を指定する水平位置データ（
Ｈｃ；８ビツト）、垂直位置を指定する垂直位置データ
（Ｖ ｃ ； ８ビ、、ト）、キャラクタの種類を指定
するネームデータ（９ビツト）およびカラーパレットを
指定するカラーコード（３ビツト）、キャラクタの上下
左右の反転表示を指定するフリップコード（２ビツト）
、キャラクタのドツトサイズを指定するサイズコード（
１ビツト）および静止画との優先順位を指定する優先デ
ータ（２ビツト）が含まれる。
静止画キャラクタデータには、１キヤラクタにつき、キ
ャラクタの種類を指定するネームデータ（８ビツト）お
よびキャラクタを構成している画素毎のカラーデータ（
８ビツト）等が含まれる。
ャラクタの種類を指定するネームデータ（８ビツト）お
よびキャラクタを構成している画素毎のカラーデータ（
８ビツト）等が含まれる。
この静止画キャラクタを多数組み合わせて表示すること
によって静止画（背景画）が構成される。
によって静止画（背景画）が構成される。
このような静止画キャラクタデータは、第３図に示すＶ
ＲＡＭ７のスクリーンＲＡＭ内に、第４図に示すように
、そのキャラクタを表示すべきモニタ８上のＨ位置およ
び■位置に対応する位置に書き込まれる。第４図の例で
いえば、８１．Ｖｌで表現されるモニタ８の画面上の位
置に第１キヤラクタが表示され、Ｈ２，Ｖ２で表現され
る位置に第２キヤラクタが表示され、ＦＩ３． Ｖ３で
表現される位置に第３キヤラクタが表示されるべきこと
を示しているまた、第３図図示のＶＲＡＭ７に形成され
たオフセットテーブルには、第５図に示すように、１ラ
インで表示可能なキャラクタ数Ｎ（この実施例ではＮ＝
３２）までのオフセットデータが記憶されている。
ＲＡＭ７のスクリーンＲＡＭ内に、第４図に示すように
、そのキャラクタを表示すべきモニタ８上のＨ位置およ
び■位置に対応する位置に書き込まれる。第４図の例で
いえば、８１．Ｖｌで表現されるモニタ８の画面上の位
置に第１キヤラクタが表示され、Ｈ２，Ｖ２で表現され
る位置に第２キヤラクタが表示され、ＦＩ３． Ｖ３で
表現される位置に第３キヤラクタが表示されるべきこと
を示しているまた、第３図図示のＶＲＡＭ７に形成され
たオフセットテーブルには、第５図に示すように、１ラ
インで表示可能なキャラクタ数Ｎ（この実施例ではＮ＝
３２）までのオフセットデータが記憶されている。
なお、ＶＲＡＭ７のキャラクタＲＡＭには、スクリーン
ＲＡＭに書き込まれている静止画キャラクタのドツトデ
ータが記憶されている。
ＲＡＭに書き込まれている静止画キャラクタのドツトデ
ータが記憶されている。
ＲＡＭ４は、上記ＣＰＵ２のワークエリアとして用いら
れる。キーボード４は、プレイヤが移動キャラクタを制
御するための情報を入力するものである。
れる。キーボード４は、プレイヤが移動キャラクタを制
御するための情報を入力するものである。
さらに、ＣＰＵ２には、アドレスバス１０．データバス
１１およびコントロールバス１２を介して、画像処理ユ
ニット１に含まれるＣＰＵインタフェース１３が接続さ
れる。画像処理ユニット１には、基準信号発生器６．Ｖ
ＲＡＭ７．およびＣＲＴデイスプレィ８が接続される。
１１およびコントロールバス１２を介して、画像処理ユ
ニット１に含まれるＣＰＵインタフェース１３が接続さ
れる。画像処理ユニット１には、基準信号発生器６．Ｖ
ＲＡＭ７．およびＣＲＴデイスプレィ８が接続される。
画像処理ユニット１は、ＣＰＵ２の制御に基づいて、垂
直ブランキング期間中または強制転送タイミングにおい
て動画および静止画の画像データをＶＲＡＭ７に転送す
るとともに、ＶＲＡＭ７に記憶されている動画および／
または静止画の画像データを読出し、その画像データを
、この実施例では、ＮＴＳＣカラーテレビ信号に変換し
て出力するものである。
直ブランキング期間中または強制転送タイミングにおい
て動画および静止画の画像データをＶＲＡＭ７に転送す
るとともに、ＶＲＡＭ７に記憶されている動画および／
または静止画の画像データを読出し、その画像データを
、この実施例では、ＮＴＳＣカラーテレビ信号に変換し
て出力するものである。
具体的には、画像処理ユニット１に含まれるＣＰＵイン
ターフェース２１にはデータバス１４を介して動画アド
レス制御回路１７．静止画アドレス制御回路２３．ＶＲ
ＡＭインタフェース２２および色信号発生回路２３が接
続される。動画アドレス制御回路１７にはアドレスバス
１５が接続され、静止画アドレス制御回路２３およびＶ
ＲＡＭインタフェース２２にはアドレスバス１５および
データバス１６が接続される。そして、データバス１６
には、動画データ処理回路１８および静止画データ処理
回路１９が共通接続される。この動画アドレス制御回路
１７および動画データ処理回路１８によって動画に関す
る画像処理が行われ、静止画アドレス制御回路１９およ
び静止画データ処理回路２０によって静止画に関する画
像処理が行われる。
ターフェース２１にはデータバス１４を介して動画アド
レス制御回路１７．静止画アドレス制御回路２３．ＶＲ
ＡＭインタフェース２２および色信号発生回路２３が接
続される。動画アドレス制御回路１７にはアドレスバス
１５が接続され、静止画アドレス制御回路２３およびＶ
ＲＡＭインタフェース２２にはアドレスバス１５および
データバス１６が接続される。そして、データバス１６
には、動画データ処理回路１８および静止画データ処理
回路１９が共通接続される。この動画アドレス制御回路
１７および動画データ処理回路１８によって動画に関す
る画像処理が行われ、静止画アドレス制御回路１９およ
び静止画データ処理回路２０によって静止画に関する画
像処理が行われる。
動画データ処理回路１８および静止画データ処理回路２
０の出力が優先度制御回路２１に与えられる。優先度制
御回路２１の出力が色信号発生回路２３でＲＯＢ信号に
変換されてモニタ８に与えられ、ＮＴＳＣエンコーダ２
４でＮＴＳＣカラーテレビ信号に変換されて出力端子９
から出力される。
０の出力が優先度制御回路２１に与えられる。優先度制
御回路２１の出力が色信号発生回路２３でＲＯＢ信号に
変換されてモニタ８に与えられ、ＮＴＳＣエンコーダ２
４でＮＴＳＣカラーテレビ信号に変換されて出力端子９
から出力される。
さらに、画像処理ユニット１は、タイミング信号発生回
路２５およびＨＶカウンタ２６を含む。
路２５およびＨＶカウンタ２６を含む。
このタイミング信号発生回路２５は、第６図に示すよう
に、基準信号発生器６から出力される約２１ＭＨｚの基
本クロックに基づいて第７図および第８Ａ図、第８Ｂ図
に示す各種タイミング信号を発生する。すなわち、この
タイミング信号発生回路２５は、基本クロックを１／２
分周することによって信号１０Ｍおよび／ＩＯＭ （た
だし、この明細書において記号“／”は反転を示す。）
を出力し、それをさらに１／２分周することによって信
号５Ｍおよび１５Ｍを出力する。この信号５Ｍおよび１
５Ｍの１サイクルがモニタ８の画面上の１ドツト（ピク
セル）の表示時間に相当する。したがって、この信号５
Ｍをカウントすることによって水平ブランキング信号Ｈ
Ｂが、そして信号ＦＩＢをカウントすることによって垂
直ブランキング信号ＶＢが得られる。そこで、ＨＶカウ
ンタ２６は、このタイミング信号発生回路２５からの信
号針をカウントしてラスタスキャンモニタ８の表示位置
のそれぞれを指定するカウンタデータＨ，Ｖを出力する
。このデータが、便宜上、第６図において９ビツトの水
平位置データＨＣＯ−ＨＣ８および８ビツトの垂直位置
データｖＣ０−ＶＣ７として図示されている。ただし、
Ｈカウンタの最下位ビットＨＣＯが後述の動作において
使用される。信号ＢＧＥＮはＶＲＡＭ７をイネーブルす
るための信号であり、表示期間に“１′”となる。そし
て、信号／ＢＧＥＮはその反転である。
に、基準信号発生器６から出力される約２１ＭＨｚの基
本クロックに基づいて第７図および第８Ａ図、第８Ｂ図
に示す各種タイミング信号を発生する。すなわち、この
タイミング信号発生回路２５は、基本クロックを１／２
分周することによって信号１０Ｍおよび／ＩＯＭ （た
だし、この明細書において記号“／”は反転を示す。）
を出力し、それをさらに１／２分周することによって信
号５Ｍおよび１５Ｍを出力する。この信号５Ｍおよび１
５Ｍの１サイクルがモニタ８の画面上の１ドツト（ピク
セル）の表示時間に相当する。したがって、この信号５
Ｍをカウントすることによって水平ブランキング信号Ｈ
Ｂが、そして信号ＦＩＢをカウントすることによって垂
直ブランキング信号ＶＢが得られる。そこで、ＨＶカウ
ンタ２６は、このタイミング信号発生回路２５からの信
号針をカウントしてラスタスキャンモニタ８の表示位置
のそれぞれを指定するカウンタデータＨ，Ｖを出力する
。このデータが、便宜上、第６図において９ビツトの水
平位置データＨＣＯ−ＨＣ８および８ビツトの垂直位置
データｖＣ０−ＶＣ７として図示されている。ただし、
Ｈカウンタの最下位ビットＨＣＯが後述の動作において
使用される。信号ＢＧＥＮはＶＲＡＭ７をイネーブルす
るための信号であり、表示期間に“１′”となる。そし
て、信号／ＢＧＥＮはその反転である。
ＣＰＬＩインタフェース１３は、ＣＰＵ２の制御に基づ
いて、垂直ブランキング期間中または強制的転送命令中
ダイレクトメモリアクセスにより静止画キャラクタおよ
び動画キャラクタに関するデータをＶＲＡＭインタフェ
ース２２に転送する。
いて、垂直ブランキング期間中または強制的転送命令中
ダイレクトメモリアクセスにより静止画キャラクタおよ
び動画キャラクタに関するデータをＶＲＡＭインタフェ
ース２２に転送する。
第９図に示す二〇ＣＰＵインタフェース１３からの信号
ＢＧＩＶＷ−ＢＧ４ＶＷおよびＢＧＩＩ（ＷおよびＢＧ
４Ｈ−は、後述のオフセットレジスタへの書込信号であ
り、信号ＢＧ１２Ｎ−およびＢＧ３４Ｎ−は、ヘースア
ドレスレジスタへの書込信号である。ただし、ｉｍｄＯ
−ｗｄ１５は、書込タイミングのときの各レジスタへの
書込データである。
ＢＧＩＶＷ−ＢＧ４ＶＷおよびＢＧＩＩ（ＷおよびＢＧ
４Ｈ−は、後述のオフセットレジスタへの書込信号であ
り、信号ＢＧ１２Ｎ−およびＢＧ３４Ｎ−は、ヘースア
ドレスレジスタへの書込信号である。ただし、ｉｍｄＯ
−ｗｄ１５は、書込タイミングのときの各レジスタへの
書込データである。
ＶＲＡＭインタフェース２２に送られた静止画キャラク
タおよび動画キャラクタに関するデータがＶＲＡＭイン
タフェース２２によって、ＶＲＡＭ７に予め書込まれる
。
タおよび動画キャラクタに関するデータがＶＲＡＭイン
タフェース２２によって、ＶＲＡＭ７に予め書込まれる
。
動画アドレス制御回路２２は動画属性メモリとインレン
ジ検出回路と動画アドレスデータ発生回路とを含み、そ
の詳細は例えば本件出願人の出願に係る特開昭５９−１
１８１８４号（特公平２−７４７８号）で知られている
。動画属性メモリには、ある垂直ブランキング期間中に
、ＣＰｔＪ２からＣＰｔＪインタフェース１３およびデ
ータバス１４を介して１２８個の動画キャラクタの属性
データが転送されて記憶される。インレンジ検出回路は
、１ライン毎に、動画属性メモリに記憶されているデー
タのうち次のラインで表示すべきものの検索を行う。動
画アドレスデータ発生回路は、インレンジ検出された属
性データのうち■反転データが“１”′のとき反転を行
ったときのＣＲＴデイスプレィ８の画面上の位置を示す
ＶＲＡＭ７の格納アドレスを発生してアドレスバス１５
を介して出力する。一方、■反転データが“Ｏ”のとき
、キャラクタデータの画面上に対応するＶＲＡＭ７のア
ドレスをそのままアドレスバス１５を介してＶＲＡＭ７
に出力する。これに応答してＶＲＡＭ７は、動画アドレ
ス制御回路１７内の動画アドレス発生回路から出力され
たアドレスに対応する、動画キャラクタエリアに記憶さ
れている動画の色データ（１ドツト当り４ビツト）をデ
ータバス１６を介して動画データ処理回路１８に与える
。また動画アドレス発生回路は、インレンジ検出された
移動キャラクタの属性データのうちＨフリップデータ（
１ビツト）とカラーデータ（３ビツト）と優先データ（
２ビツト）とを直接に動画データ処理回路１８に与える
。
ジ検出回路と動画アドレスデータ発生回路とを含み、そ
の詳細は例えば本件出願人の出願に係る特開昭５９−１
１８１８４号（特公平２−７４７８号）で知られている
。動画属性メモリには、ある垂直ブランキング期間中に
、ＣＰｔＪ２からＣＰｔＪインタフェース１３およびデ
ータバス１４を介して１２８個の動画キャラクタの属性
データが転送されて記憶される。インレンジ検出回路は
、１ライン毎に、動画属性メモリに記憶されているデー
タのうち次のラインで表示すべきものの検索を行う。動
画アドレスデータ発生回路は、インレンジ検出された属
性データのうち■反転データが“１”′のとき反転を行
ったときのＣＲＴデイスプレィ８の画面上の位置を示す
ＶＲＡＭ７の格納アドレスを発生してアドレスバス１５
を介して出力する。一方、■反転データが“Ｏ”のとき
、キャラクタデータの画面上に対応するＶＲＡＭ７のア
ドレスをそのままアドレスバス１５を介してＶＲＡＭ７
に出力する。これに応答してＶＲＡＭ７は、動画アドレ
ス制御回路１７内の動画アドレス発生回路から出力され
たアドレスに対応する、動画キャラクタエリアに記憶さ
れている動画の色データ（１ドツト当り４ビツト）をデ
ータバス１６を介して動画データ処理回路１８に与える
。また動画アドレス発生回路は、インレンジ検出された
移動キャラクタの属性データのうちＨフリップデータ（
１ビツト）とカラーデータ（３ビツト）と優先データ（
２ビツト）とを直接に動画データ処理回路１８に与える
。
したがって、動画データ処理回路１８には、ＶＲＡＭ７
から読出されたカラーデータと動画アドレス制御回路１
７から直接与えられたＨフリップデータ、カラーデータ
および優先データの１ドツト当り１０ビツトのデータが
、１ラインの２５６ ドツトについて順次入力される
。
から読出されたカラーデータと動画アドレス制御回路１
７から直接与えられたＨフリップデータ、カラーデータ
および優先データの１ドツト当り１０ビツトのデータが
、１ラインの２５６ ドツトについて順次入力される
。
動画データ処理回路１８は、水平ブランキング期間中に
入力された次の１ライン分のデータを一時記憶した後、
そのデータに含まれるＨフリップデータが“′ｌ゛のと
きＨフリップデータを除く１ドツト当り９ビツトのデー
タを入力順序とは逆の順序で一時記憶することによって
Ｈ反転処理を行う。しかし、この動画データ処理回路１
８はＨフリデータが“°０゛°のとき、９ビツトのデー
タを入力と同一順序で一時記憶する。−時記憶された１
ライン分の動画データは、ＨＶカウンタ２６からのカウ
ントデータＨに基づいて水平スキャンに同期して優先度
制御回路２１に出力する。
入力された次の１ライン分のデータを一時記憶した後、
そのデータに含まれるＨフリップデータが“′ｌ゛のと
きＨフリップデータを除く１ドツト当り９ビツトのデー
タを入力順序とは逆の順序で一時記憶することによって
Ｈ反転処理を行う。しかし、この動画データ処理回路１
８はＨフリデータが“°０゛°のとき、９ビツトのデー
タを入力と同一順序で一時記憶する。−時記憶された１
ライン分の動画データは、ＨＶカウンタ２６からのカウ
ントデータＨに基づいて水平スキャンに同期して優先度
制御回路２１に出力する。
静止画アドレス制御回路１９は、後に詳細に説明するが
、ＣＰＵ２から与えられる画面のオフセットデータおよ
びフリップデータを含む制御データと、ＨＶカウンタ２
６から与えられるカウントデータＨおよびＶとに基づい
て、静止画キャラクタのドツトに対応してＶＲＡＭ７す
なわちスクリーンＲＡＭに予め記憶されているネームデ
ータの読出アドレス（１６ビツト）を算出し、該アドレ
スをアドレスバス１５を介してＶＲＡＭ７すなわちキャ
ラクタＲＡＭに与える。また、静止画アドレス制御回路
１９は、静止画のスクロール処理時においで、ＣＰＵ２
から与えられるオフセットデータおよびＨＶカウンタ２
６から与えられるカウントデータＨおよび■に基づいて
、静止画キャラクタのドツトに対応するネームデータの
読出アドレスを算出し、該アドレスをＶＲＡＭ７ ｂに
与える。
、ＣＰＵ２から与えられる画面のオフセットデータおよ
びフリップデータを含む制御データと、ＨＶカウンタ２
６から与えられるカウントデータＨおよびＶとに基づい
て、静止画キャラクタのドツトに対応してＶＲＡＭ７す
なわちスクリーンＲＡＭに予め記憶されているネームデ
ータの読出アドレス（１６ビツト）を算出し、該アドレ
スをアドレスバス１５を介してＶＲＡＭ７すなわちキャ
ラクタＲＡＭに与える。また、静止画アドレス制御回路
１９は、静止画のスクロール処理時においで、ＣＰＵ２
から与えられるオフセットデータおよびＨＶカウンタ２
６から与えられるカウントデータＨおよび■に基づいて
、静止画キャラクタのドツトに対応するネームデータの
読出アドレスを算出し、該アドレスをＶＲＡＭ７ ｂに
与える。
ＶＲＡＭ７のスクリーンＲＡＭは、静止画アドレス制御
回路１９からの読出アドレスによって指定されるアドレ
スに記憶されたネームデータをデータバス１５を介して
静止画アドレス制御回路１９に与える。これに応じて、
静止画アドレス制御回路１９は、静止画キャラクタの表
示位置に対応するドツトの位置データ等から或るアドレ
スをアドレスバス１５を介してＶＲＡＭ７のキャラクタ
ＲＡＭに与える。ＶＲＡＭ７のキャラクタＲＡＭは、静
止画アドレス制御回路１９から与えられたアドレスに記
憶されている８ビツトのカラーデータを読出して、デー
タバス１６を介して静止画データ処理回路２０に与える
。これに応じて、静止画データ処理回路２０は、入力さ
れた１ドツト当り８ビツトのカラーデータをラッチした
後、ＨＶカウンタ２６出力のカウントデータＨに基づい
て優先度制御回路２１に与える。
回路１９からの読出アドレスによって指定されるアドレ
スに記憶されたネームデータをデータバス１５を介して
静止画アドレス制御回路１９に与える。これに応じて、
静止画アドレス制御回路１９は、静止画キャラクタの表
示位置に対応するドツトの位置データ等から或るアドレ
スをアドレスバス１５を介してＶＲＡＭ７のキャラクタ
ＲＡＭに与える。ＶＲＡＭ７のキャラクタＲＡＭは、静
止画アドレス制御回路１９から与えられたアドレスに記
憶されている８ビツトのカラーデータを読出して、デー
タバス１６を介して静止画データ処理回路２０に与える
。これに応じて、静止画データ処理回路２０は、入力さ
れた１ドツト当り８ビツトのカラーデータをラッチした
後、ＨＶカウンタ２６出力のカウントデータＨに基づい
て優先度制御回路２１に与える。
優先度制御回路２１は、動画データ処理回路１８から入
力される７ビツトの動画キャラクタのドツトデータと静
止画データ処理回路２０から入力される８ビツトの静止
画キャラクタのドツトデータのうち、優先データを参照
して、優先度の高いものを色信号発生回路２３に出力す
る。たとえば、優先度制御回路２１は、動画データに含
まれる優先データが“００パのとき最上位３ビツト“０
００゛′と８ビツトのカラーデータからなる静止画デー
タを色信号発生回路２３に出力し、優先データがパ０１
”のとき３ビツトのカラーデータと４ビツトのカラーデ
ータからなる計７ビツトの動画データを色信号発生回路
２３に出力する。
力される７ビツトの動画キャラクタのドツトデータと静
止画データ処理回路２０から入力される８ビツトの静止
画キャラクタのドツトデータのうち、優先データを参照
して、優先度の高いものを色信号発生回路２３に出力す
る。たとえば、優先度制御回路２１は、動画データに含
まれる優先データが“００パのとき最上位３ビツト“０
００゛′と８ビツトのカラーデータからなる静止画デー
タを色信号発生回路２３に出力し、優先データがパ０１
”のとき３ビツトのカラーデータと４ビツトのカラーデ
ータからなる計７ビツトの動画データを色信号発生回路
２３に出力する。
色信号発生回路２３は、８ビツトのアドレスを有するＲ
ＡＭにてなるカラーテーブルを含み、垂直ブランキング
期間中にＣＰＵ２から与えられるカラーデータをカラー
テーブルに記憶しておく。
ＡＭにてなるカラーテーブルを含み、垂直ブランキング
期間中にＣＰＵ２から与えられるカラーデータをカラー
テーブルに記憶しておく。
そして、水平スキャン期間中において、色信号発生回路
２３は、優先度制御回路２１から入力される８ビツトの
動画または静止画のドツトデータに基づいて、カラーテ
ーブルの対応アドレスに記憶されているカラーデータを
読み出した後、それを各色５ビットのＲＧＢ信号に変換
する。さらに、色信号発生回路２３は、ＨＶカウンタ２
６から与えられるカウントデータＨおよびＶに同期して
ＲＧＢ信号をＲＧＢモニタ８に直接出力するかまたは、
ＮＴＳＣエンコーダ２４に出力する。ＮＴＳＣエンコー
ダ２４はＲＧＢ信号を各色毎にデジタル／アナログ変換
した後、ＮＴＳＣカラーテレビ信号に変換しで出力端子
９から出力する。
２３は、優先度制御回路２１から入力される８ビツトの
動画または静止画のドツトデータに基づいて、カラーテ
ーブルの対応アドレスに記憶されているカラーデータを
読み出した後、それを各色５ビットのＲＧＢ信号に変換
する。さらに、色信号発生回路２３は、ＨＶカウンタ２
６から与えられるカウントデータＨおよびＶに同期して
ＲＧＢ信号をＲＧＢモニタ８に直接出力するかまたは、
ＮＴＳＣエンコーダ２４に出力する。ＮＴＳＣエンコー
ダ２４はＲＧＢ信号を各色毎にデジタル／アナログ変換
した後、ＮＴＳＣカラーテレビ信号に変換しで出力端子
９から出力する。
次に第１図を参照して、この発明の向けられる静止画ア
ドレス制御回路１′ｇについて詳細に説明する。静止画
アドレス制御回路１９は、第１０図に示す静止画アドレ
ス制御タイミング信号発生回路３０を含み、この静止画
アドレス制御タイミング信号発生回路３０はタイミング
信号発生回路２５か°らの［１ＣＯ−ＨＣ２、／ＢＧＥ
ＮおよびＶＢならびにデータピッｗｄｏ−ｗｄｌｏ、
ｗｄ１２−ｗｄ１５およびｖｄ１３−ｖｄ１５を受けて
各種の信号を出力する。信号／５ＣＯＥはスクリーンＲ
ＡＭをイネーブルするための信号であり、信号／ＣＨＲ
ＯＥはキャラクタＲＡＭをイネーブルするための信号で
ある。信号５ＢＯＥＩ−５ＢＯＥ４はスクリーンベース
レジスタを読み出すタイミングを規定し、信号ＮＢＯＥ
Ｉ−ＮＢＯＥ４はネームヘースレジスタを読み出すタイ
ミングを規定し、信号ＮＬＩ−ＮＬ４はネームレジスタ
の書込タイミングを規定する。信号ＥＮ１６はキャラク
タサイズの切り換えのために使用される信号であり、“
１°゛のとき１６Ｘ１６ド・ノドのキャラクタであり、
“０゛′のとき８×８ドツトのキャラクタであることを
示す。信号１０ＶＯＥＩは■オフセットレジスタの読出
タイミング信号であり、信号０ＶＬＳは■オフセット変
更レジスタの書込タイミング信号であり、信号１０ＶＯ
ＥＳは■オフセット変更レジスタの読出タイミング信号
であり、信号０ＨＬＳはＨオフセット変更レジスタの書
込タイミング信号であり、そして信号１０ＨＯＥＳはＨ
オフセット変更レジスタの読出タイミング信号である。
ドレス制御回路１′ｇについて詳細に説明する。静止画
アドレス制御回路１９は、第１０図に示す静止画アドレ
ス制御タイミング信号発生回路３０を含み、この静止画
アドレス制御タイミング信号発生回路３０はタイミング
信号発生回路２５か°らの［１ＣＯ−ＨＣ２、／ＢＧＥ
ＮおよびＶＢならびにデータピッｗｄｏ−ｗｄｌｏ、
ｗｄ１２−ｗｄ１５およびｖｄ１３−ｖｄ１５を受けて
各種の信号を出力する。信号／５ＣＯＥはスクリーンＲ
ＡＭをイネーブルするための信号であり、信号／ＣＨＲ
ＯＥはキャラクタＲＡＭをイネーブルするための信号で
ある。信号５ＢＯＥＩ−５ＢＯＥ４はスクリーンベース
レジスタを読み出すタイミングを規定し、信号ＮＢＯＥ
Ｉ−ＮＢＯＥ４はネームヘースレジスタを読み出すタイ
ミングを規定し、信号ＮＬＩ−ＮＬ４はネームレジスタ
の書込タイミングを規定する。信号ＥＮ１６はキャラク
タサイズの切り換えのために使用される信号であり、“
１°゛のとき１６Ｘ１６ド・ノドのキャラクタであり、
“０゛′のとき８×８ドツトのキャラクタであることを
示す。信号１０ＶＯＥＩは■オフセットレジスタの読出
タイミング信号であり、信号０ＶＬＳは■オフセット変
更レジスタの書込タイミング信号であり、信号１０ＶＯ
ＥＳは■オフセット変更レジスタの読出タイミング信号
であり、信号０ＨＬＳはＨオフセット変更レジスタの書
込タイミング信号であり、そして信号１０ＨＯＥＳはＨ
オフセット変更レジスタの読出タイミング信号である。
信号０ＡＨＶはオフセットデータテーブルのＨデータが
■データかを区別するための信号であり、“Ｏｎのとき
Ｈデータであることを示し、°“１“のとき■データを
示す。信号１０＾ＯＥおよびハＩＶＣＯＥはそれぞれト
ライステートバッファの制御信号として機能する。
■データかを区別するための信号であり、“Ｏｎのとき
Ｈデータであることを示し、°“１“のとき■データを
示す。信号１０＾ＯＥおよびハＩＶＣＯＥはそれぞれト
ライステートバッファの制御信号として機能する。
第１図に戻って静止画アドレス制御回路１９に含まれる
静止画パターンＨオフセットデータレジスタ３１はＣＰ
Ｕ２から送られるデータバス１４上のデータビットｖｄ
３−ｖｄ９を受け、それをＨオフセットデータとしてラ
ッチする。すなわち、静止画パターンＨオフセットレジ
スタ３１は、第１１図に示すように、それぞれが７ビツ
トのＨオフセットレジスタ３２．オフセットテーブル上
レジスタ３３およびＨオフセット変更レジスタ３４を含
み、Ｈオフセットレジスタ３２は先の信号１０ＨＯＥＩ
によってイネーブルされ、信号ＢＧＩＩＩに応答して、
データーｄ３−ｗｄ９をラッチする。オフセットテーブ
ル上レジスタ３３は先の信号／５ＢＯＥによってイネー
ブルされ、信号ＢＧ３Ｈ−に応答して、データーｄ３−
ｗｄ９をラッチする。Ｈオフセット変更レジスタ３４は
先の信号１０ＨＯＥＳによってイネーブルされ、信号０
ＨＬＳに応答して、データｖｄ３−νｄ９をラッチする
。このデータｖｄ３−ｖｄ９はオフセ・ノドデータテー
ブル（第３図および第４回）から読み出されたデータで
ある。
静止画パターンＨオフセットデータレジスタ３１はＣＰ
Ｕ２から送られるデータバス１４上のデータビットｖｄ
３−ｖｄ９を受け、それをＨオフセットデータとしてラ
ッチする。すなわち、静止画パターンＨオフセットレジ
スタ３１は、第１１図に示すように、それぞれが７ビツ
トのＨオフセットレジスタ３２．オフセットテーブル上
レジスタ３３およびＨオフセット変更レジスタ３４を含
み、Ｈオフセットレジスタ３２は先の信号１０ＨＯＥＩ
によってイネーブルされ、信号ＢＧＩＩＩに応答して、
データーｄ３−ｗｄ９をラッチする。オフセットテーブ
ル上レジスタ３３は先の信号／５ＢＯＥによってイネー
ブルされ、信号ＢＧ３Ｈ−に応答して、データーｄ３−
ｗｄ９をラッチする。Ｈオフセット変更レジスタ３４は
先の信号１０ＨＯＥＳによってイネーブルされ、信号０
ＨＬＳに応答して、データｖｄ３−νｄ９をラッチする
。このデータｖｄ３−ｖｄ９はオフセ・ノドデータテー
ブル（第３図および第４回）から読み出されたデータで
ある。
そして、これらレジスタ３２．３３および３４のデータ
がＨオフセット演算回路３５に与えられる。このＨオフ
セット演算回路３５は、同じく第１１図に示すように全
加算器３５ａを含み、この全加算器３５ａの一方入力に
はレジスタ３２，３３および３４からのＨオフセットデ
ータ（７ビツト）が与えられ、他方入力には、タイミン
グ信号発生回路２５からのＨ位置データＦＩＣ３−ＦＩ
Ｃ８（６ビツト）が与えられる。全加算器３５ａすなわ
ちＨオフセット演算回路３５がらは、したがって、スク
リーンＲＡＭすなわちＶＲＡＭ７ａの水平（Ｈ）方向の
読出位置を示すデータＦＨＣＯ−ＦＨＣ６が出力される
。このデータＦＨＣＯ−ＦＨＣ６が静止画アドレス選択
回路３６に入力される。
がＨオフセット演算回路３５に与えられる。このＨオフ
セット演算回路３５は、同じく第１１図に示すように全
加算器３５ａを含み、この全加算器３５ａの一方入力に
はレジスタ３２，３３および３４からのＨオフセットデ
ータ（７ビツト）が与えられ、他方入力には、タイミン
グ信号発生回路２５からのＨ位置データＦＩＣ３−ＦＩ
Ｃ８（６ビツト）が与えられる。全加算器３５ａすなわ
ちＨオフセット演算回路３５がらは、したがって、スク
リーンＲＡＭすなわちＶＲＡＭ７ａの水平（Ｈ）方向の
読出位置を示すデータＦＨＣＯ−ＦＨＣ６が出力される
。このデータＦＨＣＯ−ＦＨＣ６が静止画アドレス選択
回路３６に入力される。
静止画パターン■オフセットデータレジスタ３７はＣＰ
Ｕ２から送られるデータバス１４上のデータビットｖｄ
Ｏ−νｄ９を受け、それを■オフセットデータとしてラ
ッチする。すなわち、静止画パターン■オフセットレジ
スタ３７は、第１２図に示すように、それぞれが７ビツ
トの■オフセットレジスタ３８．オフセットテーブル■
レジスタ３９および■オフセット変更レジスタ４０を含
み、■オフセットレジスタ３８は先の信号１０ＶＯＥＩ
によってイネーブルされ、信号ＢＧＩＶ−に応答して、
データｉｙｄ３−ｗｄ９をラッチする。オフセットテー
ブル■レジスタ３９は先の信号／５ＢＯＥによってイネ
ーブルされ、信号Ｂ Ｇ ３’ＦＩ Ｗに応答して、デ
ーターｄ３−ｗｄ９をラッチする。■オフセット変更レ
ジスタ４０は先の信号１０ＶＯＥＳによってイネーブル
され、信号０ｖＬＳに応答して、データｖｄｏ−ｖｄ９
をラッチする。このデータｖｄＯ−ｖｄ９はオフセット
データテーブルから読み出されたデータである。
Ｕ２から送られるデータバス１４上のデータビットｖｄ
Ｏ−νｄ９を受け、それを■オフセットデータとしてラ
ッチする。すなわち、静止画パターン■オフセットレジ
スタ３７は、第１２図に示すように、それぞれが７ビツ
トの■オフセットレジスタ３８．オフセットテーブル■
レジスタ３９および■オフセット変更レジスタ４０を含
み、■オフセットレジスタ３８は先の信号１０ＶＯＥＩ
によってイネーブルされ、信号ＢＧＩＶ−に応答して、
データｉｙｄ３−ｗｄ９をラッチする。オフセットテー
ブル■レジスタ３９は先の信号／５ＢＯＥによってイネ
ーブルされ、信号Ｂ Ｇ ３’ＦＩ Ｗに応答して、デ
ーターｄ３−ｗｄ９をラッチする。■オフセット変更レ
ジスタ４０は先の信号１０ＶＯＥＳによってイネーブル
され、信号０ｖＬＳに応答して、データｖｄｏ−ｖｄ９
をラッチする。このデータｖｄＯ−ｖｄ９はオフセット
データテーブルから読み出されたデータである。
そして、これらレジスタ３８．３９および４０のデータ
が■オフセット演算回路４１に与えられる。この■オフ
セット演算回路４１は、同じく第１２図に示すように全
加算器４１ａを含み、この全加算器４１ａの一方入力に
はレジスタ３８，３９および４０からの■オフセットデ
ータ（１０ビツト）が与えられ、他方入力には、静止画
パターンＶカウンタ値処理回路４２からの■位置データ
ＦＶ＾０−ＦＶＡ９ （１０ビツト）が与えられる。
が■オフセット演算回路４１に与えられる。この■オフ
セット演算回路４１は、同じく第１２図に示すように全
加算器４１ａを含み、この全加算器４１ａの一方入力に
はレジスタ３８，３９および４０からの■オフセットデ
ータ（１０ビツト）が与えられ、他方入力には、静止画
パターンＶカウンタ値処理回路４２からの■位置データ
ＦＶ＾０−ＦＶＡ９ （１０ビツト）が与えられる。
全加算器４１ａすなわち■オフセット演算回路４１から
は、したがって、スクリーンＲＡＭすなわちＶＲＡＭ７
の垂直（Ｖ）方向の読出位置を示すデータＦＶＣＯ−Ｆ
ＶＣ９が出力される。コノデータＦＶＣＯ−ＦＶＣ９が
静止画キャラクタアドレス選択回路４３に入力される。
は、したがって、スクリーンＲＡＭすなわちＶＲＡＭ７
の垂直（Ｖ）方向の読出位置を示すデータＦＶＣＯ−Ｆ
ＶＣ９が出力される。コノデータＦＶＣＯ−ＦＶＣ９が
静止画キャラクタアドレス選択回路４３に入力される。
静止画パターンＶカウンタ値処理回路４２は、第１３図
に示すように、先のタイミング信号発生回路２５からの
■位置データＶＣＯ−ＶＣ７を受けるトライステートバ
ッファ４４および先の静止画アドレス制御タイミング信
号発生回路３０から出力される信号０ＡＨＶを受けるト
ライステートバッファ４５を含む。これらトライステー
トバッファ４４および４５が、それぞれ、信号／Ｎ Ｉ
ＶＣＯＥおよび１０＾ＯＥによって制御される。した
がって、オフセットデータテーブルを読み出す場合には
信号１０ＡＯＢがイネーブルになり、トライステートバ
ッファ４５がオン状態となる。そのため、このトライス
テートバッファ４５から上位６ビツトおよび下位３ビツ
トがいずれも°′０”でありただ１ビツトが′１′“で
あるデータＦＶ＾０−ＦＶＡ９が出力される。しかしな
がら、オフセットデータテーブルを参照しないときには
、トライステートバッファ４４が能動化されるので、上
位２ビツトが“０”であり下位８ビツトがタイミング信
号発生回路２５からのデータＶＣＯ−ＶＣ７であるデー
タＦＶＡＯ−ＦＶＡ９が出力される。このようにして、
静止画パターンＶカウンタ値処理回路４２がおよびデー
タテーブルの参照の要否に応じて、■オフセット演算回
路４１への入力データを切り換える。
に示すように、先のタイミング信号発生回路２５からの
■位置データＶＣＯ−ＶＣ７を受けるトライステートバ
ッファ４４および先の静止画アドレス制御タイミング信
号発生回路３０から出力される信号０ＡＨＶを受けるト
ライステートバッファ４５を含む。これらトライステー
トバッファ４４および４５が、それぞれ、信号／Ｎ Ｉ
ＶＣＯＥおよび１０＾ＯＥによって制御される。した
がって、オフセットデータテーブルを読み出す場合には
信号１０ＡＯＢがイネーブルになり、トライステートバ
ッファ４５がオン状態となる。そのため、このトライス
テートバッファ４５から上位６ビツトおよび下位３ビツ
トがいずれも°′０”でありただ１ビツトが′１′“で
あるデータＦＶ＾０−ＦＶＡ９が出力される。しかしな
がら、オフセットデータテーブルを参照しないときには
、トライステートバッファ４４が能動化されるので、上
位２ビツトが“０”であり下位８ビツトがタイミング信
号発生回路２５からのデータＶＣＯ−ＶＣ７であるデー
タＦＶＡＯ−ＦＶＡ９が出力される。このようにして、
静止画パターンＶカウンタ値処理回路４２がおよびデー
タテーブルの参照の要否に応じて、■オフセット演算回
路４１への入力データを切り換える。
静止画パターンネームレジスタ４６はＣＰＵ２から送ら
れるデータバス１４上のデータビットｖｄＱ−ｖｄ９を
受け、それを静止画キャラクタのネームデータとしてラ
ッチする。
れるデータバス１４上のデータビットｖｄＱ−ｖｄ９を
受け、それを静止画キャラクタのネームデータとしてラ
ッチする。
静止画キャラクタオフセットデータレジスタ４７はＨ，
ｉフセット演算回路３５オフセット■オフセット演算回
路４１からのデータＦＦＩＣ０およびＦＶＣＯ−ＦＶＣ
９を受け１キヤラクタの■方向８ドツトのどのドツトで
あるかを示すデータＡＣＯ−ＡＣ２を出力する。
ｉフセット演算回路３５オフセット■オフセット演算回
路４１からのデータＦＦＩＣ０およびＦＶＣＯ−ＦＶＣ
９を受け１キヤラクタの■方向８ドツトのどのドツトで
あるかを示すデータＡＣＯ−ＡＣ２を出力する。
静止画パターンアドレス選択回路３６は、第１４図に示
すようにトライステートバッファ４８を含み、その制御
信号としては静止画パターンアドレス制御タイミング信
号発生回路３０からの信号／５ＣＯＥが与えられ、入力
としてはＨオフセット演算回路３５からのデータＦＨＣ
Ｏ−ＦＨＣ４（５ビツト）と■オフセット演算回路４１
からのデータＦＶＣＯ−ＦＶＣ４（５ビツト）とが与え
られる。そして、信号／５ＣＯＥがイネーブルのとき、
トライステートバッファ４８からデータＶＡＯ−ＶＡ９
が出力される。このデータＶ＾０−ＶＡ９はスクリーン
ＲＡＭの下位アドレスとなり、アドレス演算回路４９に
与えられる。
すようにトライステートバッファ４８を含み、その制御
信号としては静止画パターンアドレス制御タイミング信
号発生回路３０からの信号／５ＣＯＥが与えられ、入力
としてはＨオフセット演算回路３５からのデータＦＨＣ
Ｏ−ＦＨＣ４（５ビツト）と■オフセット演算回路４１
からのデータＦＶＣＯ−ＦＶＣ４（５ビツト）とが与え
られる。そして、信号／５ＣＯＥがイネーブルのとき、
トライステートバッファ４８からデータＶＡＯ−ＶＡ９
が出力される。このデータＶ＾０−ＶＡ９はスクリーン
ＲＡＭの下位アドレスとなり、アドレス演算回路４９に
与えられる。
また、静止画パターンアドレス選択回路３６に入力され
たデータＦＨＣ５およびＦＶＣ５は、そのまま、データ
５ＣＡＩおよび５ＣＡＱとして出力される。データ５Ｃ
Ａ１および５ＣＡＯはオフセットデータテーブルの読出
アドレスとなり、アドレス演算回路４９に与えられる。
たデータＦＨＣ５およびＦＶＣ５は、そのまま、データ
５ＣＡＩおよび５ＣＡＱとして出力される。データ５Ｃ
Ａ１および５ＣＡＯはオフセットデータテーブルの読出
アドレスとなり、アドレス演算回路４９に与えられる。
アドレス演算回路４９は、第１５図に示すように、スク
リーンベースアドレスレジスタ５０．オフセットデータ
テーブルベースアドレスレジスタ５１およびネームベー
スアドレスレジスタ５２を含む。スクリーンベースアド
レスレジスタ５０は、スクリーンＲＡＭからネームデー
タを読み出すときに信号／５ＢＯＥＩによってイネーブ
ルされ、信号ＢＧＩＳＯＨに応答して、データーｄ１５
−ｗｄｌＯをラッチする。オフセットデータテーブルベ
ースアドレスレジスタ５１は、オフセットデータテーブ
ルを読み出すときに信号／５ＢＯＥ３によってイネーブ
ルされ、信号ＢＧ３ＳＣＷに応答して、データｗｄ１５
−ｗｄｌＯをラッチする。ネームベースアドレスレジス
タ５２は、キャラクタＲＡＭすなわちＶＲＡＭ７ａから
ドツトデータを読み出すときに信号／ＮＢＯＥＩによっ
てイネーブルされ、信号ＢＧ１２Ｎ−に応答して、デー
ターｄ１５−ｗｄ１２をラッチする。そして、レジスタ
５０およびット５１から出力されるデータＦＢＡ５−Ｆ
ＢＡＯ（６ビツト）が全加算器５３の一方人力に与えら
れる。
リーンベースアドレスレジスタ５０．オフセットデータ
テーブルベースアドレスレジスタ５１およびネームベー
スアドレスレジスタ５２を含む。スクリーンベースアド
レスレジスタ５０は、スクリーンＲＡＭからネームデー
タを読み出すときに信号／５ＢＯＥＩによってイネーブ
ルされ、信号ＢＧＩＳＯＨに応答して、データーｄ１５
−ｗｄｌＯをラッチする。オフセットデータテーブルベ
ースアドレスレジスタ５１は、オフセットデータテーブ
ルを読み出すときに信号／５ＢＯＥ３によってイネーブ
ルされ、信号ＢＧ３ＳＣＷに応答して、データｗｄ１５
−ｗｄｌＯをラッチする。ネームベースアドレスレジス
タ５２は、キャラクタＲＡＭすなわちＶＲＡＭ７ａから
ドツトデータを読み出すときに信号／ＮＢＯＥＩによっ
てイネーブルされ、信号ＢＧ１２Ｎ−に応答して、デー
ターｄ１５−ｗｄ１２をラッチする。そして、レジスタ
５０およびット５１から出力されるデータＦＢＡ５−Ｆ
ＢＡＯ（６ビツト）が全加算器５３の一方人力に与えら
れる。
また、アドレス演算回路４９は、トライステートバッフ
ァ５４を含み、その制御信号としては、信号／５ＣＯＥ
が与えられ、入力はＡＣＩＩおよびＡＣＩＯである。ト
ライステートバッファ５４の出力データＦＢ＾１および
ＦＢＡＯは、ネームベースアドレスレジスタ５２からの
出力データＦＢＡ５−ＦＢＡ２とともに、前述の全加算
器５３の一方入力に与えられる。
ァ５４を含み、その制御信号としては、信号／５ＣＯＥ
が与えられ、入力はＡＣＩＩおよびＡＣＩＯである。ト
ライステートバッファ５４の出力データＦＢ＾１および
ＦＢＡＯは、ネームベースアドレスレジスタ５２からの
出力データＦＢＡ５−ＦＢＡ２とともに、前述の全加算
器５３の一方入力に与えられる。
信号／５ＣＯＥがＡＮＤＮＯゲート、５６および５７の
一方入力に共通的に与えられ、インバータ６０によって
反転された信号／５ＣＯＥがＡＮＤゲート５８および５
９の一方入力として与えられる。ＡＮＤゲー）５５．５
６および５７のそれぞれの他方入力にはデータＡＣ１４
，ＡＣ１３および＾Ｃ１２が与えられる。ＡＮＤゲート
５８および５９のそれぞれの他方入力には静止画パター
ンアドレス選択回路３６からのデータ５ＣＡＩおよび５
ＣＡＯが与えられる。これらＡＮＤＮＯゲート５−５９
の出力（５ビツト）が前述の全加算器５３の他方入力に
与えられる。
一方入力に共通的に与えられ、インバータ６０によって
反転された信号／５ＣＯＥがＡＮＤゲート５８および５
９の一方入力として与えられる。ＡＮＤゲー）５５．５
６および５７のそれぞれの他方入力にはデータＡＣ１４
，ＡＣ１３および＾Ｃ１２が与えられる。ＡＮＤゲート
５８および５９のそれぞれの他方入力には静止画パター
ンアドレス選択回路３６からのデータ５ＣＡＩおよび５
ＣＡＯが与えられる。これらＡＮＤＮＯゲート５−５９
の出力（５ビツト）が前述の全加算器５３の他方入力に
与えられる。
すなわち、スクリーンＲＡＭからネームデータを読み出
すときには、データ５ＣＡＯおよび５ＣＡＩが全加算器
５３においてベースアドレスからの増分として加算され
る。そして、キャラクタＲＡＭからドツトデータを読み
出すとき、データＡＣ１２−ＡＣ１４がベースアドレス
からの増分を示し、それが全加算キャラクタ５３におい
て加算される。したがって、ＡＮＤゲー）５５−５９は
スクリーンＲＡＭを読み出すときの信号／５ＣＯＥで上
述の２つの増分データを切り換えて全加算器５３に与え
るのであるなお、全加算器５３の出力が、ＮＯＲゲート
６２の出力によって制御されるトライステートバッファ
６１を通して、ＶＲＡＭ７の上位アドレスデータＶＡＩ
Ｏ−Ｖ＾１５として出力される。ＮＯＲゲートの２人力
には、信号／５ＣＯＥおよび／ＣＨＲＯＥが与えられる
。
すときには、データ５ＣＡＯおよび５ＣＡＩが全加算器
５３においてベースアドレスからの増分として加算され
る。そして、キャラクタＲＡＭからドツトデータを読み
出すとき、データＡＣ１２−ＡＣ１４がベースアドレス
からの増分を示し、それが全加算キャラクタ５３におい
て加算される。したがって、ＡＮＤゲー）５５−５９は
スクリーンＲＡＭを読み出すときの信号／５ＣＯＥで上
述の２つの増分データを切り換えて全加算器５３に与え
るのであるなお、全加算器５３の出力が、ＮＯＲゲート
６２の出力によって制御されるトライステートバッファ
６１を通して、ＶＲＡＭ７の上位アドレスデータＶＡＩ
Ｏ−Ｖ＾１５として出力される。ＮＯＲゲートの２人力
には、信号／５ＣＯＥおよび／ＣＨＲＯＥが与えられる
。
静止画キャラクタアドレス選択回路４３は、第１６図に
示すように、セレクタ６３およびトライステートバッフ
ァ６４を含み、セレクタ６３にはデータＦＶＣＯ−ＦＶ
Ｃ９，Ｍ２ＤＯおよびＭ２Ｄ１が与えられ、選択信号と
しては、データＭ２Ｓ１およびＭ２Ｓ０が与えられる。
示すように、セレクタ６３およびトライステートバッフ
ァ６４を含み、セレクタ６３にはデータＦＶＣＯ−ＦＶ
Ｃ９，Ｍ２ＤＯおよびＭ２Ｄ１が与えられ、選択信号と
しては、データＭ２Ｓ１およびＭ２Ｓ０が与えられる。
そして、選択信号に応じて第１６図の表のように変化す
るデータＡＣ３〜ＡＣ１４を出力する。このデータがキ
ャラクタＲＡＭの下位アドレスとして、アドレス演算回
路４９からの上位アドレスとともに、ＶＲＡＭ７に与え
られる。
るデータＡＣ３〜ＡＣ１４を出力する。このデータがキ
ャラクタＲＡＭの下位アドレスとして、アドレス演算回
路４９からの上位アドレスとともに、ＶＲＡＭ７に与え
られる。
そして、ＶＲＡＭ７から読み出されたドツトデータνｄ
ｏ−ｖｄ１５はラッチ６５を通して出力される。
ｏ−ｖｄ１５はラッチ６５を通して出力される。
このドツトデータｖｄｏ−ｖｄ１５が静止画データ処理
回路２０（第２図）に与えられる。
回路２０（第２図）に与えられる。
静止画データ処理回路２０は、第１７図に示すように、
Ｐ−５変換器６６およびＨオフセットタイミング発生回
路６７を含む。なお、Ｈオフセットタイミング発生回路
６７としては、たとえば先に引用した特公昭６３−３７
４７２号に開示されていると同様の回路が利用できるの
で、ここではそれを引用することによって詳細な説明は
省略する。そして、このＨオフセットタイミング発生回
路６７は、ドツトデータをビット直列信号として出力す
るためのタイミング信号をＰ−５変換器６６に与える。
Ｐ−５変換器６６およびＨオフセットタイミング発生回
路６７を含む。なお、Ｈオフセットタイミング発生回路
６７としては、たとえば先に引用した特公昭６３−３７
４７２号に開示されていると同様の回路が利用できるの
で、ここではそれを引用することによって詳細な説明は
省略する。そして、このＨオフセットタイミング発生回
路６７は、ドツトデータをビット直列信号として出力す
るためのタイミング信号をＰ−５変換器６６に与える。
そして、このＰ−３変換器６６からのビット直列ドツト
データが優先度制御回路２Ｉ（第２図）に与えられる。
データが優先度制御回路２Ｉ（第２図）に与えられる。
このような構成において、初期設定および■フランキン
グ期間においては、ＣＰＵ２からＶＲＡＭインタフェー
ス２２を介して、ＶＲＡＭ７に対して、静止画パターン
データ（スクリーンデータ）、各キャラクタのドツトデ
ータおよびオフセット変更データが書き込まれる。また
、この期間においては、ＣＰＵ２からＣＰＵインタフェ
ース１３を介して、静止画アドレス制御回路１９オフセ
ツト制御データ処理回路２０に含まれるレジスタにそれ
ぞれデータを書き込む。
グ期間においては、ＣＰＵ２からＶＲＡＭインタフェー
ス２２を介して、ＶＲＡＭ７に対して、静止画パターン
データ（スクリーンデータ）、各キャラクタのドツトデ
ータおよびオフセット変更データが書き込まれる。また
、この期間においては、ＣＰＵ２からＣＰＵインタフェ
ース１３を介して、静止画アドレス制御回路１９オフセ
ツト制御データ処理回路２０に含まれるレジスタにそれ
ぞれデータを書き込む。
そして、静止画パターン上オフセットデータレジスタ３
１からのＨオフセットデータとＨカウント値とがＨオフ
セット演算回路３４によって加算される。一方、静止画
パターン■オフセットデータレジスタ３７からの■オフ
セットデータはＶオフセット演算回路４１において、静
止画パターンＶカウンタ値処理回路４２からの出力と加
算される。この静止画パターンＶカウンタ値処理回路４
２からの出力は基本的にはＶカウント値である。
１からのＨオフセットデータとＨカウント値とがＨオフ
セット演算回路３４によって加算される。一方、静止画
パターン■オフセットデータレジスタ３７からの■オフ
セットデータはＶオフセット演算回路４１において、静
止画パターンＶカウンタ値処理回路４２からの出力と加
算される。この静止画パターンＶカウンタ値処理回路４
２からの出力は基本的にはＶカウント値である。
Ｈオフセット演算回路３５の出力およびＶオフセット演
算回路４１の出力Ｆｌ（Ｃｏ−Ｆ）ｌｃ６およびＦＶＣ
３−ＦＶＣ９が静止画パターンアドレス選択回路３６に
入力される。■オフセット演算回路４１の出力ＦＶＣｏ
−ＦＶＣ３およびＨオフセット演算回路３６からの出力
Ｆｌ（Ｃ（ｌは静止画キャラクタオフセットデータレジ
スタ４７に与えられ、キャラクタオフセットデータとし
てラッチされる。
算回路４１の出力Ｆｌ（Ｃｏ−Ｆ）ｌｃ６およびＦＶＣ
３−ＦＶＣ９が静止画パターンアドレス選択回路３６に
入力される。■オフセット演算回路４１の出力ＦＶＣｏ
−ＦＶＣ３およびＨオフセット演算回路３６からの出力
Ｆｌ（Ｃ（ｌは静止画キャラクタオフセットデータレジ
スタ４７に与えられ、キャラクタオフセットデータとし
てラッチされる。
静止画パターンアドレス選択回路３６は入力されたデー
タをキャラクタのサイズ等の状態に応じて変換して出力
する。１０ビツトのデータＶＡＯ−ＶＡ９がＶＲＡＭ７
のアドレスとして与えられる。また、アドレス演算回路
４９からベースアドレスと増分データとの加算されたア
ドレスＶＡＩＯ−ＶＡ１５が出力され、したがって、Ｖ
ＲＡＭ７は１６ビツトのアドレスデータＶＡＯ−ＶＡ１
５によってアドレスされる。ＶＲＡＭから読み出された
データは静止画パターンデータ（スクリーンデータ）と
して、静止画ネームレジスタ４６に保持される。
タをキャラクタのサイズ等の状態に応じて変換して出力
する。１０ビツトのデータＶＡＯ−ＶＡ９がＶＲＡＭ７
のアドレスとして与えられる。また、アドレス演算回路
４９からベースアドレスと増分データとの加算されたア
ドレスＶＡＩＯ−ＶＡ１５が出力され、したがって、Ｖ
ＲＡＭ７は１６ビツトのアドレスデータＶＡＯ−ＶＡ１
５によってアドレスされる。ＶＲＡＭから読み出された
データは静止画パターンデータ（スクリーンデータ）と
して、静止画ネームレジスタ４６に保持される。
また、ＶＲＡＭ７から読み出されたオフセット変更デー
タは、静止画パターンＨオフセットデータレジスタ３１
オフセット静止画パターン■オフセットデータレジスタ
３７に保持され、前述の動作が行われる。
タは、静止画パターンＨオフセットデータレジスタ３１
オフセット静止画パターン■オフセットデータレジスタ
３７に保持され、前述の動作が行われる。
上述のスクリーン処理においてＶＲＡＭ７から読み出さ
れて静止画ネームレジスタ４６に保持されているキャラ
クタネームデータがデータＦＶＡＯ−ＦＶ＾９として■
オフセット演算回路４１に与えられる。この■オフセッ
ト演算回路４１は、この場合には、キャラクタオフセッ
ト演算回路として動作し、上述のように、アドレスデー
タＦＶＣＯ−ＦＶＣ９を静止画キャラクタアドレス選択
回路４３に与える。そして、静止画キャラクタアドレス
選択回路４３では、静止画アドレス制御タイミング発生
回路３０からのセル選択信号Ｍ２Ｓ０およびＭ２Ｓ１に
従ってデータＦＶＣＯ−ＦＶＣ９が変換され、データＡ
Ｃ３−ＡＣ１４として出力される。データ＾Ｃｌ０−Ａ
Ｃ１４はベースアドレス演算回路４９に与えられ、デー
タＡＣ３−ＡＣ９は、前述のデータ＾ＣＯ−＾Ｃ２とと
もに、ＶＲＡＭ７のアドレスＶＡＯ−Ｖ＾９として与え
られる。また、ベースアドレス演算回路４９は、データ
ＡＣＩＯ−ＡＣ１４のデータとネームベースアドレスレ
ジスタの値とを加算して、その結果をＶＲＡＭ７のアド
レスＶＡＩＯＶＡ１５する。したがって、ＶＲＡＭ７か
ら、ラッチ６５を介して、その静止画キャラクタのドツ
トデータが読み出される。
れて静止画ネームレジスタ４６に保持されているキャラ
クタネームデータがデータＦＶＡＯ−ＦＶ＾９として■
オフセット演算回路４１に与えられる。この■オフセッ
ト演算回路４１は、この場合には、キャラクタオフセッ
ト演算回路として動作し、上述のように、アドレスデー
タＦＶＣＯ−ＦＶＣ９を静止画キャラクタアドレス選択
回路４３に与える。そして、静止画キャラクタアドレス
選択回路４３では、静止画アドレス制御タイミング発生
回路３０からのセル選択信号Ｍ２Ｓ０およびＭ２Ｓ１に
従ってデータＦＶＣＯ−ＦＶＣ９が変換され、データＡ
Ｃ３−ＡＣ１４として出力される。データ＾Ｃｌ０−Ａ
Ｃ１４はベースアドレス演算回路４９に与えられ、デー
タＡＣ３−ＡＣ９は、前述のデータ＾ＣＯ−＾Ｃ２とと
もに、ＶＲＡＭ７のアドレスＶＡＯ−Ｖ＾９として与え
られる。また、ベースアドレス演算回路４９は、データ
ＡＣＩＯ−ＡＣ１４のデータとネームベースアドレスレ
ジスタの値とを加算して、その結果をＶＲＡＭ７のアド
レスＶＡＩＯＶＡ１５する。したがって、ＶＲＡＭ７か
ら、ラッチ６５を介して、その静止画キャラクタのドツ
トデータが読み出される。
このキャラクタドツトデータが前述のＰ−３変換器６６
によって、キャラクタオフセットタイミング発生回路６
７からの変換タイミング信号に応じてビット直列のドツ
トデータとして出力されるのである。
によって、キャラクタオフセットタイミング発生回路６
７からの変換タイミング信号に応じてビット直列のドツ
トデータとして出力されるのである。
この実施例によれば、オフセットデータテーブルにオフ
セットデータを設定し、ＣＰＵから初期オフセットデー
タを与えるだけで、簡単に、第１９図に示すようにモニ
タ画面が水平方向に分割された部分において、静止画キ
ャラクタを垂直方向にスクロールさせることができる。
セットデータを設定し、ＣＰＵから初期オフセットデー
タを与えるだけで、簡単に、第１９図に示すようにモニ
タ画面が水平方向に分割された部分において、静止画キ
ャラクタを垂直方向にスクロールさせることができる。
なお、この実施例によっても第１８図に示すように画面
を垂直方向に分割した一部において水平方向にスクロー
ルさせることも可能なのはいうまでもない。そして、両
者を組み合わせれば、さらに多様なスクロールが可能と
なる。
を垂直方向に分割した一部において水平方向にスクロー
ルさせることも可能なのはいうまでもない。そして、両
者を組み合わせれば、さらに多様なスクロールが可能と
なる。
そのスクロールにおいて、キャラクタ単位でのスクロー
ルおよび／またはドツト単位でのスクロールが可能であ
る。
ルおよび／またはドツト単位でのスクロールが可能であ
る。
もし、上述の実施例において、変更したオフセットデー
タをウィンドウ領域の変更のためにもちいれば、簡単に
そのウィンドウ領域を変更することができる。
タをウィンドウ領域の変更のためにもちいれば、簡単に
そのウィンドウ領域を変更することができる。
なお、上述の実施例では、オフセットデータテーブルに
おいて、各キャラクタ毎にオフセットデータを設定する
ようにした。しかしながら、複数のキャラクタ毎に同じ
オフセットデータを設定するようにしてもよい。
おいて、各キャラクタ毎にオフセットデータを設定する
ようにした。しかしながら、複数のキャラクタ毎に同じ
オフセットデータを設定するようにしてもよい。
さらに、キャラクタは８×８ドツトを基本として説明し
たが１６Ｘ１６ドツトのキャラクタを表示できる場合に
は、それを１キヤラクタと考えてオフセットデータを設
定してやればよい。
たが１６Ｘ１６ドツトのキャラクタを表示できる場合に
は、それを１キヤラクタと考えてオフセットデータを設
定してやればよい。
そして、実施例では、ＶＲＡＭにオフセットテーブルを
プログラムに従って記憶するようにした。しかしながら
、このオフセットデータテーブルをＲＯＭに形成し、各
状態に対応する複数のオフセットデータテーブルを用い
れば、どのオフセットデータテーブルを用いるかを選択
するだけでよい。
プログラムに従って記憶するようにした。しかしながら
、このオフセットデータテーブルをＲＯＭに形成し、各
状態に対応する複数のオフセットデータテーブルを用い
れば、どのオフセットデータテーブルを用いるかを選択
するだけでよい。
第１図はこの発明の一実施例としての静止画アドレス制
御回路を示すブロック図である。 第２図はこの発明が実施され得るテレビゲーム機を示す
ブロック図である。 第３図はこの実施例のメモリマツプを示す図解図である
。 第４図はスクリーンＲＡＭに記憶される状態を説明する
モニタ画面を示す図解図である。 第５図はＶＲＡＭに形成されるオフセットデータテーブ
ルを示す図解図である。 第６図はタイミング信号発生回路を示すブロック図であ
る。 第７図および第８Ａ図、第８Ｂ図は第６図のタイミング
信号発生回路からの信号を示すタイミング図である。 第９図は第１図の静止画アドレス制御回路に含まれるＣ
ＰＬＩインタフェースを示すブロック図である。 第１０図は第１図の静止画アドレス制御回路に含まれる
静止画アドレス制御タイミング発生回路を示すブロック
図である。 第１１図は第１図の静止画アドレス制御回路に含まれる
静止画パターンＨオフセットデータレジスタおよびＨオ
フセット演算回路を示すブロック図である。 第１２図は第１図の静止画アドレス制御回路に含まれる
静止画パターン■オフセットデータレジスタおよびＶオ
フセット演算回路を示すブロック図である。 第１３図は第１図の静止画アドレス制御回路に含まれる
静止画パターンｖカウント値処理回路を示すブロック図
である。 第１４図は第１図の静止画アドレス制御回路に含まれる
静止画パターンアドレス選択回路を示すブロック図であ
る。 第１５図は第１図の静止画アドレス制御回路に含まれる
静止画キャラクタアドレス選択回路を示すブロック図で
ある。 第１６図は第１図の静止画アドレス制御回路に含まれる
アドレス演算回路を示すブロック図である。 第１７図は第２図に含まれる静止画データ処理回路を示
すブロック図である。 第１８図および第１９図はモニタ画面上のスクロールの
状態を示す図解図である。 図において、１は画像処理ユニット（ビデオプロセサ）
、２はＣＰＵ、３はＲＯＭ、４はＲＡＭ、７はＶＲＡＭ
、８はモニタ、１９は静止画アドレス制御回路、２０は
静止画デイスプレィ処理回路、３１は静止画パターンＨ
オフセントデータレジスタ、３５はＨオフセット演算回
路、３６は静止画パターンアドレス選択回路、３７は静
止画パターン■オフセットデータレジスタ、４１は■オ
フセット演算回路、４３は静止画キャラクタアドレス選
択回路、４６は静止画ネームデータレジスタ、４７は静
止画キャラクタオフセットデータレジスタ、４９はアド
レス演算回路、６６はＰ−３変換回路、６７はキャラク
タオフセットタイミング発生回路を示す。
御回路を示すブロック図である。 第２図はこの発明が実施され得るテレビゲーム機を示す
ブロック図である。 第３図はこの実施例のメモリマツプを示す図解図である
。 第４図はスクリーンＲＡＭに記憶される状態を説明する
モニタ画面を示す図解図である。 第５図はＶＲＡＭに形成されるオフセットデータテーブ
ルを示す図解図である。 第６図はタイミング信号発生回路を示すブロック図であ
る。 第７図および第８Ａ図、第８Ｂ図は第６図のタイミング
信号発生回路からの信号を示すタイミング図である。 第９図は第１図の静止画アドレス制御回路に含まれるＣ
ＰＬＩインタフェースを示すブロック図である。 第１０図は第１図の静止画アドレス制御回路に含まれる
静止画アドレス制御タイミング発生回路を示すブロック
図である。 第１１図は第１図の静止画アドレス制御回路に含まれる
静止画パターンＨオフセットデータレジスタおよびＨオ
フセット演算回路を示すブロック図である。 第１２図は第１図の静止画アドレス制御回路に含まれる
静止画パターン■オフセットデータレジスタおよびＶオ
フセット演算回路を示すブロック図である。 第１３図は第１図の静止画アドレス制御回路に含まれる
静止画パターンｖカウント値処理回路を示すブロック図
である。 第１４図は第１図の静止画アドレス制御回路に含まれる
静止画パターンアドレス選択回路を示すブロック図であ
る。 第１５図は第１図の静止画アドレス制御回路に含まれる
静止画キャラクタアドレス選択回路を示すブロック図で
ある。 第１６図は第１図の静止画アドレス制御回路に含まれる
アドレス演算回路を示すブロック図である。 第１７図は第２図に含まれる静止画データ処理回路を示
すブロック図である。 第１８図および第１９図はモニタ画面上のスクロールの
状態を示す図解図である。 図において、１は画像処理ユニット（ビデオプロセサ）
、２はＣＰＵ、３はＲＯＭ、４はＲＡＭ、７はＶＲＡＭ
、８はモニタ、１９は静止画アドレス制御回路、２０は
静止画デイスプレィ処理回路、３１は静止画パターンＨ
オフセントデータレジスタ、３５はＨオフセット演算回
路、３６は静止画パターンアドレス選択回路、３７は静
止画パターン■オフセットデータレジスタ、４１は■オ
フセット演算回路、４３は静止画キャラクタアドレス選
択回路、４６は静止画ネームデータレジスタ、４７は静
止画キャラクタオフセットデータレジスタ、４９はアド
レス演算回路、６６はＰ−３変換回路、６７はキャラク
タオフセットタイミング発生回路を示す。
Claims (1)
- 【特許請求の範囲】 １ 所定数のドットの組合せで構成される所定数のキャ
ラクタの配列を含む静止画像をラスタスキャンモニタに
表示する静止画像表示装置であって、 前記キャラクタのキャラクタデータを記憶する第１の記
憶手段、 少なくとも水平方向１ラインに表示されるキャラクタに
対応して水平方向および垂直方向の少なくとも一方のオ
フセットデータを記憶する第２の記憶手段、 キャラクタを表示するとき前記第１の記憶手段のキャラ
クタに対応するオフセットデータを前記第２の記憶手段
から読み出す第１の読出手段、および前記第１の読出手
段によって読み出されたキャラクタのオフセットデータ
と前記ラスタスキャンモニタ上の水平位置および垂直位
置とに基づいて前記第１の記憶手段からキャラクタデー
タを読み出して前記ラスタスキャンモニタに与える第２
の読出手段を備える、静止画像表示装置。 ２ 前記第２の記憶手段は読出および書込可能メモリを
含み、各キャラクタに対応するオフセットデータを前記
メモリに書き込むオフセットデータ書込手を備える、請
求項１記載の静止画像表示装置。 ３ 前記オフセットデータ書込手段は前記ラスタスキャ
ンモニタのフレーム毎に前記オフセットデータを変更し
て書き込むオフセットデータ変更手段を含み、それによ
って水平方向に分割された前記ラスタスキャンモニタの
画面の部分において垂直方向にスクロールするようにし
た、請求項２記載の静止画像表示装置。 ４ 前記第２の記憶手段は水平方向の複数ラインの各ラ
イン毎に記憶に対応する前記オフセットデータを記憶す
るオフセットデータ記憶領域を含み、前記複数のライン
の任意の１ラインに対応する前記オフセットデータ記憶
領域を指定する領域指定手段を備え、前記第１の読出手
段は前記領域指定手段によって指定された或る１ライン
分のキャラクタに対応する前記オフセットデータを読み
出す、請求項１記載の静止画像表示装置。 ５ 前記領域指定手段は前記第２の記憶手段に含まれる
前記複数のラインの所望の１ラインに対応する記憶領域
を指定してフレーム毎に当該ラインに対応する記憶領域
を変更する手段を有し、それによって水平方向に分割さ
れた前記ラスタスキャンモニタの画面の部分において垂
直方向にスクロールするようにした、請求項４記載の静
止画像表示装置。 ６ 前記領域指定手段は前記第２の記憶手段に含まれる
前記複数のラインの所望の１ラインに対応する記憶領域
を指定してラインおよび／またはフレーム毎に当該ライ
ンに対応する記憶領域を変更する手段を有し、それによ
って水平方向および／または垂直方向に分割された前記
ラスタスキャンモニタの画面の部分において垂直方向お
よび／または水平方向にスクロールするようにした、請
求項４記載の静止画像表示装置。
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