JPH0561761A - 主記憶制御方式 - Google Patents
主記憶制御方式Info
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- JPH0561761A JPH0561761A JP3219573A JP21957391A JPH0561761A JP H0561761 A JPH0561761 A JP H0561761A JP 3219573 A JP3219573 A JP 3219573A JP 21957391 A JP21957391 A JP 21957391A JP H0561761 A JPH0561761 A JP H0561761A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭの制御装置に関し、ＤＲＡＭ変更時
等において、制御信号等のタイミングを効率的に変更す
ることのできる主記憶制御方式を提供することを目的と
する。 【構成】 ＤＲＡＭのアクセスに必要な信号のオンオフ
のタイミングに関する情報を予め格納しておき、メモリ
バスからのステージ信号とタイミング情報とが一致した
信号をオンにするように構成される。
等において、制御信号等のタイミングを効率的に変更す
ることのできる主記憶制御方式を提供することを目的と
する。 【構成】 ＤＲＡＭのアクセスに必要な信号のオンオフ
のタイミングに関する情報を予め格納しておき、メモリ
バスからのステージ信号とタイミング情報とが一致した
信号をオンにするように構成される。
Description
【０００１】
【産業上の利用分野】本発明は、主記憶制御方式に関
し、特に、ＤＲＡＭで構成される主記憶装置のアクセス
制御を行うメモリ制御装置の制御タイミングを容易に変
更することができる主記憶制御方式に関する
し、特に、ＤＲＡＭで構成される主記憶装置のアクセス
制御を行うメモリ制御装置の制御タイミングを容易に変
更することができる主記憶制御方式に関する
【０００２】
【従来の技術】近年、コンピュータシステムの高速化に
伴い、主記憶装置の高速化が要求されている。最近、ア
クセス速度の大きいＤＲＡＭが開発されており、これを
主記憶装置として使用するコンピュータが多くなってき
た。
伴い、主記憶装置の高速化が要求されている。最近、ア
クセス速度の大きいＤＲＡＭが開発されており、これを
主記憶装置として使用するコンピュータが多くなってき
た。
【０００３】図６は、主記憶装置としてＤＲＡＭを使用
したコンピュータにおける主記憶制御方式を示す。図６
において、１は他の主記憶装置やＣＰＵに接続されてい
るメモリバス、３は主記憶装置として使用されるＤＲＡ
Ｍ、２’はメモリバス１からのＤＲＡＭ３に対するアク
セスを制御するメモリ制御装置である。
したコンピュータにおける主記憶制御方式を示す。図６
において、１は他の主記憶装置やＣＰＵに接続されてい
るメモリバス、３は主記憶装置として使用されるＤＲＡ
Ｍ、２’はメモリバス１からのＤＲＡＭ３に対するアク
セスを制御するメモリ制御装置である。
【０００４】メモリ制御装置２’は、メモリバス１を通
じてＣＰＵからアクセスされるとクロックのカウント動
作を開始し、アクセス開始からのステージ（アクセス開
始から終了までをクロックサイクルを単位として表した
時間的段階）を示すステージ信号を生成するステージ回
路４と、ステージ回路４からステージ信号を受けＤＲＡ
Ｍ３のＲＡＳ（ローアドレス選択）、ＣＡＳ（カラムア
ドレス選択）等の制御信号を制御するＤＲＡＭ信号制御
部５’と、ステージ回路４からステージ信号を受けＤＲ
ＡＭアドレス信号を制御するＤＲＡＭアドレス制御部
６’と、ステージ回路４からステージ信号を受けＤＲＡ
Ｍ３のリード／ライト（読み出し／書き込み）データを
制御するＤＲＡＭデータ制御部７’とを有する。
じてＣＰＵからアクセスされるとクロックのカウント動
作を開始し、アクセス開始からのステージ（アクセス開
始から終了までをクロックサイクルを単位として表した
時間的段階）を示すステージ信号を生成するステージ回
路４と、ステージ回路４からステージ信号を受けＤＲＡ
Ｍ３のＲＡＳ（ローアドレス選択）、ＣＡＳ（カラムア
ドレス選択）等の制御信号を制御するＤＲＡＭ信号制御
部５’と、ステージ回路４からステージ信号を受けＤＲ
ＡＭアドレス信号を制御するＤＲＡＭアドレス制御部
６’と、ステージ回路４からステージ信号を受けＤＲＡ
Ｍ３のリード／ライト（読み出し／書き込み）データを
制御するＤＲＡＭデータ制御部７’とを有する。
【０００５】ＤＲＡＭ信号制御部５’、ＤＲＡＭアドレ
ス制御部６’、およびＤＲＡＭデータ制御部７’は、予
め定められたステージタイミングでＤＲＡＭ３への制御
信号、アドレス信号、およびデータ信号をそれぞれ送出
するようになっている。
ス制御部６’、およびＤＲＡＭデータ制御部７’は、予
め定められたステージタイミングでＤＲＡＭ３への制御
信号、アドレス信号、およびデータ信号をそれぞれ送出
するようになっている。
【０００６】
【発明が解決しようとする課題】上述のように、従来の
メモリ制御装置２’の各制御部５’，６’，７’は、Ｄ
ＲＡＭ３のアクセスの仕様に合わせて作られている。従
って、ＤＲＡＭ３を高速なものに変えることによってそ
のアクセスの高速化を計ろうとする場合、メモリ制御装
置２’を新しいＤＲＡＭ３に合わせて作り変えなければ
ならない。
メモリ制御装置２’の各制御部５’，６’，７’は、Ｄ
ＲＡＭ３のアクセスの仕様に合わせて作られている。従
って、ＤＲＡＭ３を高速なものに変えることによってそ
のアクセスの高速化を計ろうとする場合、メモリ制御装
置２’を新しいＤＲＡＭ３に合わせて作り変えなければ
ならない。
【０００７】このことは、特に、メモリ制御装置２’が
ＬＳＩで構成されている場合には、新たな開発のために
大きな工数および費用を必要とするという問題があっ
た。本発明は、上記従来の技術の欠点を除去し、ＤＲＡ
Ｍの更新時等において、大きな工数および費用を必要と
することなくメモリ制御装置の制御タイミングの変更が
可能な主記憶制御方式を提供することを目的とする。
ＬＳＩで構成されている場合には、新たな開発のために
大きな工数および費用を必要とするという問題があっ
た。本発明は、上記従来の技術の欠点を除去し、ＤＲＡ
Ｍの更新時等において、大きな工数および費用を必要と
することなくメモリ制御装置の制御タイミングの変更が
可能な主記憶制御方式を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による主記憶制御
方式は、ＤＲＡＭで構成される主記憶装置と、ＤＲＡＭ
へのアクセスの開始からのステージを表すステージ信号
を出力するステージ回路と、ＤＲＡＭへのアクセスのた
めの制御信号、アドレス信号およびデータ信号の各オン
オフのタイミングをステージと関連付けて表すタイミン
グ情報を格納する手段と、タイミング情報とステージ信
号とを比較し、一致した時、制御信号、アドレス信号お
よびデータ信号をオンに制御する手段とを備えて構成さ
れる。
方式は、ＤＲＡＭで構成される主記憶装置と、ＤＲＡＭ
へのアクセスの開始からのステージを表すステージ信号
を出力するステージ回路と、ＤＲＡＭへのアクセスのた
めの制御信号、アドレス信号およびデータ信号の各オン
オフのタイミングをステージと関連付けて表すタイミン
グ情報を格納する手段と、タイミング情報とステージ信
号とを比較し、一致した時、制御信号、アドレス信号お
よびデータ信号をオンに制御する手段とを備えて構成さ
れる。
【０００９】
【作用】上記構成により、ＤＲＡＭへアクセスするため
に必要なＲＡＳ、ＣＡＳ等の制御信号、アドレス信号お
よびデータ信号をオンオフするタイミングをステージと
関連付けて表すタイミング情報が、予めタイミング情報
格納手段に格納される。
に必要なＲＡＳ、ＣＡＳ等の制御信号、アドレス信号お
よびデータ信号をオンオフするタイミングをステージと
関連付けて表すタイミング情報が、予めタイミング情報
格納手段に格納される。
【００１０】上記制御する手段は、各制御信号、アドレ
ス信号およびデータ信号に関する各タイミング情報とス
テージ信号とを比較し、一致した時、それぞれの信号を
オンにする。これにより、ＤＲＡＭが変わっても、上記
格納手段に格納されるタイミング情報だけを変更すれば
よくハードウェアを変更する必要はない。
ス信号およびデータ信号に関する各タイミング情報とス
テージ信号とを比較し、一致した時、それぞれの信号を
オンにする。これにより、ＤＲＡＭが変わっても、上記
格納手段に格納されるタイミング情報だけを変更すれば
よくハードウェアを変更する必要はない。
【００１１】
【実施例】以下、本発明の実施例について、図面を参照
して、詳細に説明する。図１は、本発明の基本構成を示
す。図１において、１は、他の主記憶装置やＣＰＵに接
続されているメモリバス、２は、メモリバス１に接続さ
れたメモリ制御装置、３は、主記憶装置としてメモリ制
御装置２によってアクセス制御されるＤＲＡＭである。
して、詳細に説明する。図１は、本発明の基本構成を示
す。図１において、１は、他の主記憶装置やＣＰＵに接
続されているメモリバス、２は、メモリバス１に接続さ
れたメモリ制御装置、３は、主記憶装置としてメモリ制
御装置２によってアクセス制御されるＤＲＡＭである。
【００１２】メモリ制御装置２は、メモリバス１を通じ
てＣＰＵからアクセスされると動作を開始しステージ信
号を生成するステージ回路４と、ステージ回路４からの
ステージ信号と後述するタイミング格納部８からのタイ
ミング情報を受けＤＲＡＭ３のＲＡＳ、ＣＡＳ等の制御
信号を出力するＤＲＡＭ信号制御部５と、ステージ回路
４からのステージ信号とタイミング格納部８からのタイ
ミング情報を受けＤＲＡＭ３のアドレスを制御するＤＲ
ＡＭアドレス制御部６と、ステージ回路４からのステー
ジ信号とタイミング格納部８からのタイミング情報を受
けＤＲＡＭ３ののリード／ライトデータを制御するＤＲ
ＡＭデータ制御部７と、タイミング格納部８とを有す
る。
てＣＰＵからアクセスされると動作を開始しステージ信
号を生成するステージ回路４と、ステージ回路４からの
ステージ信号と後述するタイミング格納部８からのタイ
ミング情報を受けＤＲＡＭ３のＲＡＳ、ＣＡＳ等の制御
信号を出力するＤＲＡＭ信号制御部５と、ステージ回路
４からのステージ信号とタイミング格納部８からのタイ
ミング情報を受けＤＲＡＭ３のアドレスを制御するＤＲ
ＡＭアドレス制御部６と、ステージ回路４からのステー
ジ信号とタイミング格納部８からのタイミング情報を受
けＤＲＡＭ３ののリード／ライトデータを制御するＤＲ
ＡＭデータ制御部７と、タイミング格納部８とを有す
る。
【００１３】タイミング格納部８は、メモリバス１を通
じてＣＰＵからアクセスされ、そのアクセスの種類に応
じて各制御部５，６および７に対してタイミング情報を
送出する。
じてＣＰＵからアクセスされ、そのアクセスの種類に応
じて各制御部５，６および７に対してタイミング情報を
送出する。
【００１４】各制御部５，６および７は、ステージ回路
４からのステージ信号とタイミング格納部８からのタイ
ミング情報とを比較し、比較結果が一致の時に、ＤＲＡ
Ｍ３に対するそれぞれの出力信号をオンにする制御を行
う。
４からのステージ信号とタイミング格納部８からのタイ
ミング情報とを比較し、比較結果が一致の時に、ＤＲＡ
Ｍ３に対するそれぞれの出力信号をオンにする制御を行
う。
【００１５】図２は、本発明の一実施例を示す。図２に
おいて、メモリバス１のスタート信号線１ａは、入力バ
ッファ９を介してステージカウンタ１４およびメモリバ
ス監視部１５と接続される。
おいて、メモリバス１のスタート信号線１ａは、入力バ
ッファ９を介してステージカウンタ１４およびメモリバ
ス監視部１５と接続される。
【００１６】ステージカウンタ１４は、アクセス開始を
示すスタート信号を受信すると、クロックカウントを開
始し、ステージを１−８で表すステージ信号を出力す
る。メモリバス監視部１５は、スタート信号を受信する
と、アドレスバッファ１６、モードバッファ１８、ライ
トデータバッファ１９、およびバッファ１３を動作可能
にする。
示すスタート信号を受信すると、クロックカウントを開
始し、ステージを１−８で表すステージ信号を出力す
る。メモリバス監視部１５は、スタート信号を受信する
と、アドレスバッファ１６、モードバッファ１８、ライ
トデータバッファ１９、およびバッファ１３を動作可能
にする。
【００１７】アドレスバス１ｂを通じて入力するアドレ
スは、入力バッファ１０を介して、アドレスバッファ１
６に格納される。アドレスバッファ１６は、デコーダ１
７およびマルチプレクサ３６へアドレスを送る。デコー
ダ１７は、アドレスをデコードし、タイミング格納部８
に対してタイミング情報レジスタを指定する信号を送出
する。
スは、入力バッファ１０を介して、アドレスバッファ１
６に格納される。アドレスバッファ１６は、デコーダ１
７およびマルチプレクサ３６へアドレスを送る。デコー
ダ１７は、アドレスをデコードし、タイミング格納部８
に対してタイミング情報レジスタを指定する信号を送出
する。
【００１８】メモリバス１からのアクセスがリードかラ
イトかを示すモード信号は、バッファ１１を介してモー
ドバッファ１８に入力する。モードバッファ１８は、読
み出しモードの時オンとなり、書き込みモードの時オフ
となるリード信号を、マルチプレクサ２０，２１および
２２の各選択信号として、また、ＡＮＤ回路２３および
２４の各一方の入力として供給する。
イトかを示すモード信号は、バッファ１１を介してモー
ドバッファ１８に入力する。モードバッファ１８は、読
み出しモードの時オンとなり、書き込みモードの時オフ
となるリード信号を、マルチプレクサ２０，２１および
２２の各選択信号として、また、ＡＮＤ回路２３および
２４の各一方の入力として供給する。
【００１９】メモリバス１のデータバス１ｄは、入力バ
ッファ１２、ライトデータバッファ１９、および出力バ
ッファ３３を介してＤＲＡＭ３のデータ端子と接続さ
れ、この経路を経てメモリバス１からＤＲＡＭ３へデー
タが書き込まれる。
ッファ１２、ライトデータバッファ１９、および出力バ
ッファ３３を介してＤＲＡＭ３のデータ端子と接続さ
れ、この経路を経てメモリバス１からＤＲＡＭ３へデー
タが書き込まれる。
【００２０】また、データバス１ｄは、出力バッファ１
３、リードバッファ３０、および入力バッファ３４を介
してＤＲＡＭ３のデータ端子と接続され、この経路を経
てＤＲＡＭ３からメモリバス１へデータが読み出され
る。
３、リードバッファ３０、および入力バッファ３４を介
してＤＲＡＭ３のデータ端子と接続され、この経路を経
てＤＲＡＭ３からメモリバス１へデータが読み出され
る。
【００２１】タイミング格納部８は、タイミング情報レ
ジスタ８−１，８−２，８−３，８−４，８−５，８−
６，８−７および８−８を有する。ＤＲＡＭ３のアクセ
スのために必要な各信号のタイミング情報が、デコーダ
１７の出力によって指定されるタイミング情報レジスタ
に格納される。
ジスタ８−１，８−２，８−３，８−４，８−５，８−
６，８−７および８−８を有する。ＤＲＡＭ３のアクセ
スのために必要な各信号のタイミング情報が、デコーダ
１７の出力によって指定されるタイミング情報レジスタ
に格納される。
【００２２】タイミング情報レジスタ８−１，８−２，
８−３，８−４には、それぞれ、リード時のＲＡＳをオ
ンにするタイミングを指定するリードＲＡＳオン情報、
ライト時のＲＡＳをオンにするタイミングを指定するラ
イトＲＡＳオン情報、リード時のＲＡＳをオフにするタ
イミングを指定するリードＲＡＳオフ情報、ライト時の
ＲＡＳをオフにするタイミングを指定するライトＲＡＳ
オフ情報が格納される。
８−３，８−４には、それぞれ、リード時のＲＡＳをオ
ンにするタイミングを指定するリードＲＡＳオン情報、
ライト時のＲＡＳをオンにするタイミングを指定するラ
イトＲＡＳオン情報、リード時のＲＡＳをオフにするタ
イミングを指定するリードＲＡＳオフ情報、ライト時の
ＲＡＳをオフにするタイミングを指定するライトＲＡＳ
オフ情報が格納される。
【００２３】タイミング情報レジスタ８−５，８−６，
８−７，８−８には、それぞれ、リード時のアドレスを
供給するタイミングに関する情報、ライト時のアドレス
を供給するタイミングに関する情報、リード時のデータ
のタイミングに関する情報、および、ライト時のデータ
のタイミングに関する情報が格納される。
８−７，８−８には、それぞれ、リード時のアドレスを
供給するタイミングに関する情報、ライト時のアドレス
を供給するタイミングに関する情報、リード時のデータ
のタイミングに関する情報、および、ライト時のデータ
のタイミングに関する情報が格納される。
【００２４】タイミング情報レジスタ８−１および８−
２はマルチプレクサ２０に接続される。マルチプレクサ
２０は、モードバッファ１８からのリード信号がオンま
たはオフの時に、リードＲＡＳオン情報またはライトＲ
ＡＳオン情報をそれぞれ選択する。
２はマルチプレクサ２０に接続される。マルチプレクサ
２０は、モードバッファ１８からのリード信号がオンま
たはオフの時に、リードＲＡＳオン情報またはライトＲ
ＡＳオン情報をそれぞれ選択する。
【００２５】タイミング情報レジスタ８−３および８−
４はマルチプレクサ２１に接続される。マルチプレクサ
２１は、モードバッファ１８からのリード信号がオンま
たはオフの時に、リードＲＡＳオフ情報またはライトＲ
ＡＳオフ情報をそれぞれ選択する。
４はマルチプレクサ２１に接続される。マルチプレクサ
２１は、モードバッファ１８からのリード信号がオンま
たはオフの時に、リードＲＡＳオフ情報またはライトＲ
ＡＳオフ情報をそれぞれ選択する。
【００２６】タイミング情報レジスタ８−５および８−
６はマルチプレクサ２２に接続される。マルチプレクサ
２２は、モードバッファ１８からのリード信号がオンま
たはオフの時に、リードアドレス情報またはライトアド
レス情報をそれぞれ選択する。
６はマルチプレクサ２２に接続される。マルチプレクサ
２２は、モードバッファ１８からのリード信号がオンま
たはオフの時に、リードアドレス情報またはライトアド
レス情報をそれぞれ選択する。
【００２７】タイミング情報レジスタ８−７および８−
８は、ＡＮＤ回路２３および２４の各他方の入力端子
に、それぞれ接続される。ＡＮＤ回路２３および２４
は、それぞれ、モードバッファ１８からのリード信号が
オンまたはオフの時に、リードデータ情報またはライト
データ情報をそれぞれ選択する。
８は、ＡＮＤ回路２３および２４の各他方の入力端子
に、それぞれ接続される。ＡＮＤ回路２３および２４
は、それぞれ、モードバッファ１８からのリード信号が
オンまたはオフの時に、リードデータ情報またはライト
データ情報をそれぞれ選択する。
【００２８】マルチプレクサ２０，２１および２２の出
力は、それぞれ、比較器２５，２６および２７の各一方
の入力端子に接続される。ＡＮＤ回路２３および２４の
出力は比較器２８および２９の各一方の入力端子に接続
される。
力は、それぞれ、比較器２５，２６および２７の各一方
の入力端子に接続される。ＡＮＤ回路２３および２４の
出力は比較器２８および２９の各一方の入力端子に接続
される。
【００２９】比較器２５，２６，２７，２８および２９
の各他方の入力端子には、ステージカウンタ１４の出力
端子が共通に接続される。各比較器は、それぞれ対応す
るマルチプレクサの出力とステージ信号を比較し、一致
した場合にオン信号を出力する。
の各他方の入力端子には、ステージカウンタ１４の出力
端子が共通に接続される。各比較器は、それぞれ対応す
るマルチプレクサの出力とステージ信号を比較し、一致
した場合にオン信号を出力する。
【００３０】比較器２５および２６の各出力端子は、Ｊ
Ｋフリップフロップ３１のＪ端子およびＫ端子に、それ
ぞれ、接続される。ＪＫフリップフロップ３１のＱ出力
信号は、バッファ３５を介してＲＡＳ信号となる。
Ｋフリップフロップ３１のＪ端子およびＫ端子に、それ
ぞれ、接続される。ＪＫフリップフロップ３１のＱ出力
信号は、バッファ３５を介してＲＡＳ信号となる。
【００３１】ＲＡＳ信号は、比較器２５からの一致信号
がオンになると、その次のクロックでオンとなり、比較
器２６からの一致信号がオンになると、その次のクロッ
クでオフとなる。オフとなる。
がオンになると、その次のクロックでオンとなり、比較
器２６からの一致信号がオンになると、その次のクロッ
クでオフとなる。オフとなる。
【００３２】マルチプレクサ２０および２１、比較器２
５および２６、フリップフロップ３１，ならびにバッフ
ァ３５は図１のＤＲＡＭ信号制御部５のＲＡＳ部分を形
成する。なお、図２においては、タイミング情報および
制御線はＲＡＳの分しか示していないが、他の制御信号
ＣＡＳ、ＯＥおよびＷＥの分についても同様である。
５および２６、フリップフロップ３１，ならびにバッフ
ァ３５は図１のＤＲＡＭ信号制御部５のＲＡＳ部分を形
成する。なお、図２においては、タイミング情報および
制御線はＲＡＳの分しか示していないが、他の制御信号
ＣＡＳ、ＯＥおよびＷＥの分についても同様である。
【００３３】比較器２７の出力（アドレス情報）は、フ
リップフロップ３２のＪ入力となる。フリップフロップ
３２は、比較器２７からの一致信号がオンになると、そ
の次のクロックでＱ出力をオンにする。このＱ出力は、
マルチプレクサ３６の選択信号となる。
リップフロップ３２のＪ入力となる。フリップフロップ
３２は、比較器２７からの一致信号がオンになると、そ
の次のクロックでＱ出力をオンにする。このＱ出力は、
マルチプレクサ３６の選択信号となる。
【００３４】マルチプレクサ３６は、アドレスバッファ
１６からローアドレスおよびカラムアドレスを入力し、
フリップフロップ３２からの選択信号によって、いずれ
か一方を選択し、バッファ３７を介してＤＲＡＭアドレ
ス信号としてＤＲＡＭ３へ出力する。
１６からローアドレスおよびカラムアドレスを入力し、
フリップフロップ３２からの選択信号によって、いずれ
か一方を選択し、バッファ３７を介してＤＲＡＭアドレ
ス信号としてＤＲＡＭ３へ出力する。
【００３５】マルチプレクサ２２、比較器２７、フリッ
プフロップ３２、マルチプレクサ３６およびバッファ３
７は、図１におけるＤＲＡＭアドレス制御部６を形成す
る。
プフロップ３２、マルチプレクサ３６およびバッファ３
７は、図１におけるＤＲＡＭアドレス制御部６を形成す
る。
【００３６】比較器２８の出力は、リードバッファ３０
の制御信号となる。つまり、比較器２８の出力がオンの
時、ＤＲＡＭ３からリードバッファ３０を通じて、デー
タがメモリバス１へ読み出される。
の制御信号となる。つまり、比較器２８の出力がオンの
時、ＤＲＡＭ３からリードバッファ３０を通じて、デー
タがメモリバス１へ読み出される。
【００３７】比較器２９の出力は、出力バッファ３３の
制御信号となる。つまり、比較器２９の出力がオンの
時、出力バッファ３３を通じて、データがＤＲＡＭ３へ
送られる。
制御信号となる。つまり、比較器２９の出力がオンの
時、出力バッファ３３を通じて、データがＤＲＡＭ３へ
送られる。
【００３８】ＡＮＤ回路２３および２４、比較器２８お
よび２９、ならびにバッファ３０、３３および３４は、
図１におけるＤＲＡＭデータ制御部７を形成する。
よび２９、ならびにバッファ３０、３３および３４は、
図１におけるＤＲＡＭデータ制御部７を形成する。
【００３９】以下、図２の回路の動作について説明す
る。図３は、書き込み（ライト）動作の一例を示すタイ
ミングチャートである。
る。図３は、書き込み（ライト）動作の一例を示すタイ
ミングチャートである。
【００４０】図３において、（Ａ）は、ステージカウン
タ１４がカウントするクロック信号である。（Ｂ）は、
ステージカウンタ１４から出力されるステージ信号であ
って、１から８までのステージを設定する。
タ１４がカウントするクロック信号である。（Ｂ）は、
ステージカウンタ１４から出力されるステージ信号であ
って、１から８までのステージを設定する。
【００４１】（Ｃ）はＲＡＳ信号、（Ｄ）はＣＡＳ信号
（いずれもローレベルでオン）、（Ｅ）はアドレス信
号、（Ｆ）はデータ信号である。図３の（Ａ）〜（Ｆ）
の各信号が図示のタイミングになるように、各信号に対
応したタイミング情報レジスタにタイミング情報が予め
セットされる。
（いずれもローレベルでオン）、（Ｅ）はアドレス信
号、（Ｆ）はデータ信号である。図３の（Ａ）〜（Ｆ）
の各信号が図示のタイミングになるように、各信号に対
応したタイミング情報レジスタにタイミング情報が予め
セットされる。
【００４２】まず、メモリバス１からタイミング情報が
つぎの要領で各タイミング情報レジスタに入力される。
始めに、メモリバス１よりアドレスが送出され、アドレ
スバッファ１６にセットされる。このアドレスはデコー
ダ１７でデコードされ、その結果、タイミング情報をセ
ットすべきタイミング情報レジスタが決定される。
つぎの要領で各タイミング情報レジスタに入力される。
始めに、メモリバス１よりアドレスが送出され、アドレ
スバッファ１６にセットされる。このアドレスはデコー
ダ１７でデコードされ、その結果、タイミング情報をセ
ットすべきタイミング情報レジスタが決定される。
【００４３】また、ライトを指定するモード信号がモー
ドバッファ１８にセットされる。次に、メモリバス１か
らのタイミング情報が、ライトデータバッファ１９を経
て、デコーダ１７によって指定されたタイミング情報レ
ジスタに書き込まれる。
ドバッファ１８にセットされる。次に、メモリバス１か
らのタイミング情報が、ライトデータバッファ１９を経
て、デコーダ１７によって指定されたタイミング情報レ
ジスタに書き込まれる。
【００４４】図３のタイミングチャートのタイミングに
従ってタイミング情報を作るには次のように行う。ＲＡ
Ｓはステージ１の終わりでオンになるから、タイミング
情報レジスタ８−２のライトＲＡＳオン情報は１にセッ
トされ、タイミング情報レジスタ８−４のライトＲＡＳ
オフ情報は７にセットされる。
従ってタイミング情報を作るには次のように行う。ＲＡ
Ｓはステージ１の終わりでオンになるから、タイミング
情報レジスタ８−２のライトＲＡＳオン情報は１にセッ
トされ、タイミング情報レジスタ８−４のライトＲＡＳ
オフ情報は７にセットされる。
【００４５】アドレスは、ステージ２の終点でローアド
レスからカラムアドレスに変わるから、タイミング情報
レジスタ８−６のライトアドレス情報は２にセットされ
る。データはステージ６で出力されるから、タイミング
情報レジスタ８−８のライトデータ情報は、６にセット
される。
レスからカラムアドレスに変わるから、タイミング情報
レジスタ８−６のライトアドレス情報は２にセットされ
る。データはステージ６で出力されるから、タイミング
情報レジスタ８−８のライトデータ情報は、６にセット
される。
【００４６】なお、ライトとリードとで格納するタイミ
ング情報レジスタが異なるのは、ライトとリードで動作
タイミングが異なるからである。上記と同様の手順で、
全てのタイミング情報レジスタにタイミング情報が設定
される。全てのタイミング情報の設定が終了すると、Ｄ
ＲＡＭ３の動作が可能となる。
ング情報レジスタが異なるのは、ライトとリードで動作
タイミングが異なるからである。上記と同様の手順で、
全てのタイミング情報レジスタにタイミング情報が設定
される。全てのタイミング情報の設定が終了すると、Ｄ
ＲＡＭ３の動作が可能となる。
【００４７】次に、図３に示すライト動作について説明
する。メモリバス１に接続されるＣＰＵからＤＲＡＭ３
にライトアクセスする場合、まず、スタート信号がオン
になり、ステージカウンタ１４が動作を開始し、ステー
ジカウントを１から１クロックサイクルについて１ずつ
ステージ番号を増加していく。
する。メモリバス１に接続されるＣＰＵからＤＲＡＭ３
にライトアクセスする場合、まず、スタート信号がオン
になり、ステージカウンタ１４が動作を開始し、ステー
ジカウントを１から１クロックサイクルについて１ずつ
ステージ番号を増加していく。
【００４８】メモリバス監視部１５は、スタート信号を
受信すると、アドレスバッファ１６、モードバッファ１
８およびライトデータバッファ１９を動作可能にする。
その結果、アドレスバッファ１６にはアドレスが、モー
ドバッファ１８には書き込みモードであることを示す信
号が、そして、ライトデータバッファ１９には、データ
が、それぞれ、格納される。
受信すると、アドレスバッファ１６、モードバッファ１
８およびライトデータバッファ１９を動作可能にする。
その結果、アドレスバッファ１６にはアドレスが、モー
ドバッファ１８には書き込みモードであることを示す信
号が、そして、ライトデータバッファ１９には、データ
が、それぞれ、格納される。
【００４９】この場合ライトであるので、モードバッフ
ァ１８の出力のリード信号はオフである。従って、マル
チプレクサ２０、２１および２２、ならびに、ＡＮＤ回
路２３および２４は、全て、ライト関係のタイミング情
報レジスタの出力を選択する。
ァ１８の出力のリード信号はオフである。従って、マル
チプレクサ２０、２１および２２、ならびに、ＡＮＤ回
路２３および２４は、全て、ライト関係のタイミング情
報レジスタの出力を選択する。
【００５０】ＲＡＳ信号の制御は、次のように行われ
る。ステージ１で、マルチプレクサ２０の出力とステー
ジ信号が一致し、比較器２５の一致信号はオンになる。
その結果、ＪＫフリップフロップ３１のＪ入力がオンと
なるので、次のクロックでＲＡＳ信号はオンになる。
る。ステージ１で、マルチプレクサ２０の出力とステー
ジ信号が一致し、比較器２５の一致信号はオンになる。
その結果、ＪＫフリップフロップ３１のＪ入力がオンと
なるので、次のクロックでＲＡＳ信号はオンになる。
【００５１】ステージ７で、マルチプレクサ２１の出力
とステージ信号が一致し、比較器２６の一致信号はオン
になる。その結果、フリップフロップ３１のＫ入力がオ
ンになるので、次のクロックでＲＡＳ信号はオフにな
る。
とステージ信号が一致し、比較器２６の一致信号はオン
になる。その結果、フリップフロップ３１のＫ入力がオ
ンになるので、次のクロックでＲＡＳ信号はオフにな
る。
【００５２】アドレス制御は、次のように行われる。ス
テージ２で、マルチプレクサ２２の出力とステージ信号
が一致し、比較器２７の一致信号はオンになる。その結
果、フリップフロップ３２のＪ入力がオンになるので、
次のクロックでＱ信号はオンになり、マルチプレクサ３
６の切り換えが行われ、ＤＲＡＭアドレス出力が、ロー
アドレスからカラムアドレスに変化する。
テージ２で、マルチプレクサ２２の出力とステージ信号
が一致し、比較器２７の一致信号はオンになる。その結
果、フリップフロップ３２のＪ入力がオンになるので、
次のクロックでＱ信号はオンになり、マルチプレクサ３
６の切り換えが行われ、ＤＲＡＭアドレス出力が、ロー
アドレスからカラムアドレスに変化する。
【００５３】データ制御は、次のように行われる。リー
ド信号がオフであるので、タイミング情報レジスタ８−
７のリードデータ情報出力は、ＡＮＤ回路２３で抑止さ
れ比較器２８には伝わらない。タイミング情報レジスタ
８−８のライトデータ情報は、ＡＮＤ回路２４を通って
比較器２９でステージ信号と比較される。
ド信号がオフであるので、タイミング情報レジスタ８−
７のリードデータ情報出力は、ＡＮＤ回路２３で抑止さ
れ比較器２８には伝わらない。タイミング情報レジスタ
８−８のライトデータ情報は、ＡＮＤ回路２４を通って
比較器２９でステージ信号と比較される。
【００５４】ステージ６で比較器２９の一致信号がオン
となり、出力バッファ３３を動作可能にする。その結
果、ライトデータバッファ１９に格納されているデータ
が、ＤＲＡＭ３へ出力される。
となり、出力バッファ３３を動作可能にする。その結
果、ライトデータバッファ１９に格納されているデータ
が、ＤＲＡＭ３へ出力される。
【００５５】以上、図２の回路のライト動作について述
べたが、リードモードの場合には、タイミング格納部８
のリード関係のタイミング情報レジスタに格納されるタ
イミング情報と、ステージ信号とを比較することによっ
て、ライトの場合と同様に制御される。
べたが、リードモードの場合には、タイミング格納部８
のリード関係のタイミング情報レジスタに格納されるタ
イミング情報と、ステージ信号とを比較することによっ
て、ライトの場合と同様に制御される。
【００５６】ただし、リードの場合は、比較器２８が動
作し、タイミング情報レジスタ８−７のリードデータ情
報によってリードバッファ３０を動作可能にする。一
方、メモリバス監視部１５によってバッファ１３が動作
可能となる。その結果、リードデータ情報によるタイミ
ングでＤＲＡＭ３からメモリバス１へデータが転送され
る。
作し、タイミング情報レジスタ８−７のリードデータ情
報によってリードバッファ３０を動作可能にする。一
方、メモリバス監視部１５によってバッファ１３が動作
可能となる。その結果、リードデータ情報によるタイミ
ングでＤＲＡＭ３からメモリバス１へデータが転送され
る。
【００５７】上述のように、本実施例では、タイミング
格納部８を構成する各タイミング情報レジスタに格納さ
れるタイミング情報は、各信号がオンまたはオフとなる
タイミングをステージ番号で表す。そして、各タイミン
グ情報と現ステージとが一致した時、対応する信号をオ
ンにする。
格納部８を構成する各タイミング情報レジスタに格納さ
れるタイミング情報は、各信号がオンまたはオフとなる
タイミングをステージ番号で表す。そして、各タイミン
グ情報と現ステージとが一致した時、対応する信号をオ
ンにする。
【００５８】このようにすることによって、ＤＲＡＭが
変わっても、新しいＤＲＡＭの制御タイミングに応じ
て、必要なタイミング情報レジスタ内のタイミング情報
を入れ換えればよく、メモリ制御装置全体を設計製作し
直す必要がない。
変わっても、新しいＤＲＡＭの制御タイミングに応じ
て、必要なタイミング情報レジスタ内のタイミング情報
を入れ換えればよく、メモリ制御装置全体を設計製作し
直す必要がない。
【００５９】図４および図５は、本発明の他の実施例を
示す。本実施例は、ＤＲＡＭ３のページライトアクセス
の例であって、ＣＡＳ信号が８ステージの間に２回オン
オフを行うことによって２回のページアクセスを行う。
図５は、クロック、ステージ信号、ＲＡＳ信号、および
ＣＡＳ信号の各波形を示す。図４は、図５に示すタイミ
ングを実現するための回路のＣＡＳ信号に関する部分を
示す。
示す。本実施例は、ＤＲＡＭ３のページライトアクセス
の例であって、ＣＡＳ信号が８ステージの間に２回オン
オフを行うことによって２回のページアクセスを行う。
図５は、クロック、ステージ信号、ＲＡＳ信号、および
ＣＡＳ信号の各波形を示す。図４は、図５に示すタイミ
ングを実現するための回路のＣＡＳ信号に関する部分を
示す。
【００６０】図４において、ステージカウンタ１４は、
メモリバス１からのスタート信号をカウントし、ステー
ジ信号を出力する。デコーダ３９は、ステージ信号をデ
コードし、それぞれステージ番号と同じ番号の信号ＳＧ
１〜ＳＧ８を８つのＡＮＤ回路４０〜４７へ出力する。
メモリバス１からのスタート信号をカウントし、ステー
ジ信号を出力する。デコーダ３９は、ステージ信号をデ
コードし、それぞれステージ番号と同じ番号の信号ＳＧ
１〜ＳＧ８を８つのＡＮＤ回路４０〜４７へ出力する。
【００６１】タイミング情報レジスタ８−９は、リード
時のＣＡＳ情報、タイミング情報レジスタ８−１０は、
ライト時のＣＡＳ情報を格納する。タイミング情報レジ
スタ８−９または８−１０の出力が、前実施例と同様に
マルチプレクサ３８によって選択される。
時のＣＡＳ情報、タイミング情報レジスタ８−１０は、
ライト時のＣＡＳ情報を格納する。タイミング情報レジ
スタ８−９または８−１０の出力が、前実施例と同様に
マルチプレクサ３８によって選択される。
【００６２】マルチプレクサ３８の出力は、ＡＮＤ回路
４０〜４７の各他方の入力端子に順次入力する。ＯＲ回
路４８は、ＡＮＤ回路４０〜４７の全出力の論理和をと
り、その結果をフリップフロップ４９へ出力する。フリ
ップフロップ４９は１クロック遅れでＤＲＡＭのＣＡＳ
信号を出力する。
４０〜４７の各他方の入力端子に順次入力する。ＯＲ回
路４８は、ＡＮＤ回路４０〜４７の全出力の論理和をと
り、その結果をフリップフロップ４９へ出力する。フリ
ップフロップ４９は１クロック遅れでＤＲＡＭのＣＡＳ
信号を出力する。
【００６３】図５に示す各信号のタイミングに従い、次
のようにライトＣＡＳ情報を形成する。 ライトＣＡＳ
情報を１−８のステージ番号に対応する８ビットで形成
し、各ビットをＣＡＳ１〜ＣＡＳ８と名付ける。
のようにライトＣＡＳ情報を形成する。 ライトＣＡＳ
情報を１−８のステージ番号に対応する８ビットで形成
し、各ビットをＣＡＳ１〜ＣＡＳ８と名付ける。
【００６４】ＣＡＳ１〜ＣＡＳ８は、対応するステージ
の次のステージでＣＡＳ信号がオンになる場合には１、
オフになる場合には０にされる。従って、図５の場合
は、ＣＡＳ情報は“００１０１０００”となり、これが
タイミング情報レジスタ８−１０に格納される。
の次のステージでＣＡＳ信号がオンになる場合には１、
オフになる場合には０にされる。従って、図５の場合
は、ＣＡＳ情報は“００１０１０００”となり、これが
タイミング情報レジスタ８−１０に格納される。
【００６５】以下、上記のライトタイミング情報による
動作について説明する。図２の実施例で説明したと同様
に、メモリバス１からのスタート信号によってステージ
カウンタ１４が動作を開始する。この場合、ライトであ
るので、タイミング情報レジスタ８−１０のライトＣＡ
Ｓ情報がマルチプレクサ３８によって選択され、上述の
ＣＡＳ１〜ＣＡＳ８が出力される。
動作について説明する。図２の実施例で説明したと同様
に、メモリバス１からのスタート信号によってステージ
カウンタ１４が動作を開始する。この場合、ライトであ
るので、タイミング情報レジスタ８−１０のライトＣＡ
Ｓ情報がマルチプレクサ３８によって選択され、上述の
ＣＡＳ１〜ＣＡＳ８が出力される。
【００６６】タイミング情報は“００１０１０００”で
あるので、ＣＡＳ３とＣＡＳ５のみ１で、その他は０で
ある。まず、ステージ１と２では、ＳＧ１とＳＧ２が順
にオンとなるが、ＣＡＳ１とＣＡＳ２がオフなので、Ａ
ＮＤ回路４０および４１の出力はオフである。
あるので、ＣＡＳ３とＣＡＳ５のみ１で、その他は０で
ある。まず、ステージ１と２では、ＳＧ１とＳＧ２が順
にオンとなるが、ＣＡＳ１とＣＡＳ２がオフなので、Ａ
ＮＤ回路４０および４１の出力はオフである。
【００６７】ステージ３では、ＳＧ３とＣＡＳ３がオン
であるので、ＡＮＤ回路４２の出力はオン、従って、０
Ｒ回路４８の出力はオンとなり、フリップフロップ４９
をセットする。その結果、次のステージ４でＤＲＡＭ３
のＣＡＳ信号はオンとなる。
であるので、ＡＮＤ回路４２の出力はオン、従って、０
Ｒ回路４８の出力はオンとなり、フリップフロップ４９
をセットする。その結果、次のステージ４でＤＲＡＭ３
のＣＡＳ信号はオンとなる。
【００６８】ステージ４ではＣＡＳ４がオフなので、Ａ
ＮＤ回路４３の出力はオフである。ステージ５でＣＡＳ
５がオンなので、ＡＮＤ回路４４の出力はオン、従っ
て、ＯＲ回路４８の出力がオンとなり、フリップフロッ
プ４９をセットする。その結果、次のステージ６でＤＲ
ＡＭ３のＣＡＳ信号はオンとなる。ステージ６−８で
は、ＣＡＳ６−８がオフＡＮＤ回路４５〜４７の出力は
オンにならない。
ＮＤ回路４３の出力はオフである。ステージ５でＣＡＳ
５がオンなので、ＡＮＤ回路４４の出力はオン、従っ
て、ＯＲ回路４８の出力がオンとなり、フリップフロッ
プ４９をセットする。その結果、次のステージ６でＤＲ
ＡＭ３のＣＡＳ信号はオンとなる。ステージ６−８で
は、ＣＡＳ６−８がオフＡＮＤ回路４５〜４７の出力は
オンにならない。
【００６９】本実施例のように、ＤＲＡＭ３の制御信号
を複数回オンオフする場合には、タイミング情報をステ
ージ信号に対応するビット列で形成し、ステージ信号と
ビットとを順次比較する。本実施例においても、ＤＲＡ
Ｍが変わっても、タイミング情報レジスタの内容を変更
するだけですむ。
を複数回オンオフする場合には、タイミング情報をステ
ージ信号に対応するビット列で形成し、ステージ信号と
ビットとを順次比較する。本実施例においても、ＤＲＡ
Ｍが変わっても、タイミング情報レジスタの内容を変更
するだけですむ。
【００７０】いずれの場合においても、タイミング情報
レジスタへのデータの書き込みは、主記憶装置を使用す
る前にファームウェア等で行えばよい。従って、使用す
るＤＲＡＭを変更したためメモリタイミングが変わった
場合は、そのファームウェアを変更すればよい。
レジスタへのデータの書き込みは、主記憶装置を使用す
る前にファームウェア等で行えばよい。従って、使用す
るＤＲＡＭを変更したためメモリタイミングが変わった
場合は、そのファームウェアを変更すればよい。
【００７１】
【発明の効果】本発明によれば、ＤＲＡＭの制御信号、
アドレス信号、およびデータ信号の各制御タイミングに
関する情報を、予めタイミング格納部に格納しておき、
これに従ってＤＲＡＭの動作のタイミングを制御するの
で、ＤＲＡＭの変更によるアクセスタイミングの変更に
対して、タイミング格納部に格納してあるタイミング情
報の設定値の変更のみで対処することができる。
アドレス信号、およびデータ信号の各制御タイミングに
関する情報を、予めタイミング格納部に格納しておき、
これに従ってＤＲＡＭの動作のタイミングを制御するの
で、ＤＲＡＭの変更によるアクセスタイミングの変更に
対して、タイミング格納部に格納してあるタイミング情
報の設定値の変更のみで対処することができる。
【００７２】従って、ＤＲＡＭを主記憶装置として使用
するコンピュータシステムの高速化に伴うメモリ制御装
置の設計製作を短期間で、かつ、ハードウェアの変更な
しで行うことができる。
するコンピュータシステムの高速化に伴うメモリ制御装
置の設計製作を短期間で、かつ、ハードウェアの変更な
しで行うことができる。
【図面の簡単な説明】
【図１】本発明の基本構成を示す図である。
【図２】本発明の一実施例を示す図である。
【図３】図２の回路の動作を説明するためのタイミング
チャートである。
チャートである。
【図４】本発明の他の実施例を示す図である。
【図５】図４の回路の動作を説明するためのタイミング
チャートである。
チャートである。
【図６】従来の技術を説明するための図である。
１ メモリバス ２，２’ メモリ制御装置 ３ ＤＲＡＭ ４ ステージ回路 ５，５’ ＤＲＡＭ信号制御部 ６，６’ ＤＲＡＭアドレス制御部 ７，７’ ＤＲＡＭデータ制御部 ８ タイミング格納部 ８−１〜８−８ タイミング情報レジスタ ９，１０，１１，１２，１３，３０，３３，３４，３
５，３７ バッファ １４ ステージカウンタ １５ メモリバス監視部 １６ アドレスバッファ １７，３９ デコーダ １８ モードバッファ １９ ライトデータバッファ ２０，２１，２２，３６，３８ マルチプレクサ ２３，２４，４０〜４７ ＡＮＤ回路 ２５〜２９ 比較器 ３１，３２，４９ フリップフロップ ４８ ＯＲ回路
５，３７ バッファ １４ ステージカウンタ １５ メモリバス監視部 １６ アドレスバッファ １７，３９ デコーダ １８ モードバッファ １９ ライトデータバッファ ２０，２１，２２，３６，３８ マルチプレクサ ２３，２４，４０〜４７ ＡＮＤ回路 ２５〜２９ 比較器 ３１，３２，４９ フリップフロップ ４８ ＯＲ回路
フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野中 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】 ＤＲＡＭで構成される主記憶装置と、 前記ＤＲＡＭへのアクセスの開始からのステージを表す
ステージ信号を出力するステージ回路と、 前記ＤＲＡＭへのアクセスのための制御信号、アドレス
信号およびデータ信号の各オンオフのタイミングをステ
ージと関連付けて表すタイミング情報を格納する手段
と、 前記タイミング情報と前記ステージ信号とを比較し、一
致した時、制御信号、アドレス信号およびデータ信号を
オンに制御する手段とを備えたことを特徴とする主記憶
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219573A JPH0561761A (ja) | 1991-08-30 | 1991-08-30 | 主記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219573A JPH0561761A (ja) | 1991-08-30 | 1991-08-30 | 主記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561761A true JPH0561761A (ja) | 1993-03-12 |
Family
ID=16737637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219573A Withdrawn JPH0561761A (ja) | 1991-08-30 | 1991-08-30 | 主記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008126172A1 (ja) * | 2007-03-13 | 2008-10-23 | Panasonic Corporation | メモリ制御装置及びメモリ制御方法 |
-
1991
- 1991-08-30 JP JP3219573A patent/JPH0561761A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008126172A1 (ja) * | 2007-03-13 | 2008-10-23 | Panasonic Corporation | メモリ制御装置及びメモリ制御方法 |
| JPWO2008126172A1 (ja) * | 2007-03-13 | 2010-07-15 | パナソニック株式会社 | メモリ制御装置及びメモリ制御方法 |
| US8180957B2 (en) | 2007-03-13 | 2012-05-15 | Panasonic Corporation | Memory control unit and memory control method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |