JPH04106957A - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor deviceInfo
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- JPH04106957A JPH04106957A JP22383790A JP22383790A JPH04106957A JP H04106957 A JPH04106957 A JP H04106957A JP 22383790 A JP22383790 A JP 22383790A JP 22383790 A JP22383790 A JP 22383790A JP H04106957 A JPH04106957 A JP H04106957A
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、多層配線及び微細な配線を有する半導体装置
に関し、詳しくは、その表面保護膜(パシベーション膜
)の形成方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device having multilayer wiring and fine wiring, and more particularly to a method for forming a surface protection film (passivation film) therefor.
[従来の技術]
近年、半導体装置の集積度の向上を図るため、素子寸法
の縮小と共に、配線の多層化が重要になってきた。ゲー
トアレー、スタンダードセルは勿論、最近ではメモリー
においても、2〜3層のアルミニウム配線が用いられる
ようになってきた。[Prior Art] In recent years, in order to improve the degree of integration of semiconductor devices, it has become important to reduce element dimensions and increase the number of interconnect layers. Two to three layers of aluminum wiring have come to be used not only in gate arrays and standard cells, but also recently in memories.
しかし、微細な配線の多層化により、半導体装置の信頼
性に関しては、問題がおきるようになった。However, with the increase in the number of layers of fine wiring, problems have arisen regarding the reliability of semiconductor devices.
特(二手導体装置の表面形状や構造に影響を受けやすい
表面保護膜には、ピンホールやマイクロクラックが起り
、プラス・ティックパッケージに封止された時、耐湿性
などの問題が現われやすい。In particular, pinholes and microcracks occur in the surface protective film, which is easily affected by the surface shape and structure of the two-hand conductor device, and when it is sealed in a plastic package, problems such as moisture resistance tend to occur.
第4図及び第5図に半導体装置の一部構造断面図を用い
、従来から実施されている半導体表面保護膜について説
明する。A conventional semiconductor surface protection film will be described with reference to FIGS. 4 and 5, which are partial structural sectional views of a semiconductor device.
第4図に示すように、単結晶シリコン基板41の主面に
リンガラス膜42が堆積され、この上にアルミニウム合
金からなる配線層43が形成されている。As shown in FIG. 4, a phosphorus glass film 42 is deposited on the main surface of a single crystal silicon substrate 41, and a wiring layer 43 made of an aluminum alloy is formed thereon.
本図では、単結晶シリコン基板41内に形成されている
素子は省略し、アルミニウム合金による配線部のみにつ
いて記している。In this figure, the elements formed in the single crystal silicon substrate 41 are omitted, and only the wiring portion made of aluminum alloy is shown.
さらに表面には、表面保護膜として窒化M44が形成さ
れ、水分及び汚れ等による外部からの素子への影響が防
止される。Further, M44 nitride is formed on the surface as a surface protective film to prevent external influences such as moisture and dirt on the element.
このような従来方法では次の様な問題点がある。すなわ
ち、アルミニウム合金の配線の幅が細く、かつ配線間隔
が小さくなると、表面保護膜としての窒化膜が配線の側
面に均一に形成されず、配線間が溝状になる。そして、
アルミニウム合金の配線の側壁の膜厚が極めて薄くなり
、マイクロクラックやピンホールが発生し、素子の耐湿
及び耐汚れ性低下の原因となる。Such conventional methods have the following problems. That is, when the width of the aluminum alloy wiring becomes narrow and the wiring interval becomes small, the nitride film as a surface protection film is not uniformly formed on the side surfaces of the wiring, and the spaces between the wirings become groove-like. and,
The film thickness of the sidewall of the aluminum alloy wiring becomes extremely thin, causing microcracks and pinholes to occur, which causes a decrease in the moisture resistance and dirt resistance of the device.
表面保護膜である窒化膜のステップカバーレージは、配
線の多層化により半導体装置の表面の凹凸が大きくなる
と、より一層悪(なり、表面保護膜としての効果は小さ
くなる。The step coverage of the nitride film, which is a surface protective film, becomes worse as the unevenness of the surface of the semiconductor device increases due to multilayer wiring, and its effectiveness as a surface protective film decreases.
第5図に示すように、単結晶シリコン基板51の主表面
にリンガラス膜52が堆積され、この上に、アルミニウ
ム合金からなる第一の配線層53が形成されている。さ
らに、その上に眉間絶縁膜、54が形成され、その上に
、アルミニウム合金からなる第二の配線層55が形成さ
れる。そして、最上層には表面保護膜として窒化M56
が形成されている。As shown in FIG. 5, a phosphor glass film 52 is deposited on the main surface of a single crystal silicon substrate 51, and a first wiring layer 53 made of an aluminum alloy is formed thereon. Furthermore, a glabellar insulating film 54 is formed thereon, and a second wiring layer 55 made of an aluminum alloy is formed thereon. The top layer is M56 nitride as a surface protection film.
is formed.
このような表面構造では、前例と同様に表面保護n莫の
ステップカバレージは悪く、ピンホールも発生しやすく
、素子の耐湿性及び耐汚染に対して大きな影響がある。With such a surface structure, as in the previous example, the step coverage for surface protection is poor and pinholes are likely to occur, which has a large effect on the moisture resistance and contamination resistance of the device.
以上のように、従来の方法では表面保護膜の効果が不充
分であり、高密度の微細配線や、多層配線には、半導体
装置の信頼性上問題がある。As described above, in the conventional method, the effect of the surface protective film is insufficient, and high-density fine wiring and multilayer wiring have problems in terms of reliability of semiconductor devices.
[発明が解決しようとする課題1
従来の方法による表面保護膜では、複雑な表面形状に対
し、ステップカバレージが悪いため、ピンホールやマイ
クロクラックが発生しやすく、耐湿性及び耐汚染に対し
て、信頼性上大きな問題となる。特に、配線の多層化、
配線の微細化により、この問題は一層顕著である。[Problem to be Solved by the Invention 1] Surface protective films formed by conventional methods have poor step coverage for complex surface shapes, which tends to cause pinholes and microcracks, and has poor moisture resistance and stain resistance. This poses a major problem in terms of reliability. In particular, multilayer wiring,
This problem is becoming more pronounced as wiring becomes finer.
したがって、ピンホールやマイクロクラックを減少し、
耐湿性及び耐汚染性が良く、外からの影響を受けにくい
半導体装置の表面保護膜が要求される。Therefore, reducing pinholes and microcracks,
There is a need for a surface protective film for semiconductor devices that has good moisture resistance and contamination resistance, and is less susceptible to external influences.
[課題を解決するための手段]
(1)本発明の第一の方法は、アルミニウム合金の配線
に直接、気相成長酸化膜を堆積し、その堆積した気相成
長酸化膜を異方性プラズマエッチング法によって、エッ
チバックを行なった後、窒化膜を形成する方法。[Means for Solving the Problems] (1) The first method of the present invention is to deposit a vapor-phase grown oxide film directly on an aluminum alloy wiring, and to subject the deposited vapor-phase grown oxide film to an anisotropic plasma. A method in which a nitride film is formed after performing etchback using an etching method.
(2)本発明の第二の方法は、窒化膜を形成する前まで
第一の方法と同しで、エッチバックを行なった後、第二
の気相成長膜を形成した後、窒化膜を形成する方法。(2) The second method of the present invention is the same as the first method until forming the nitride film, but after performing etchback and forming the second vapor phase growth film, the nitride film is removed. How to form.
(3)本発明の他の方法は、エッチバックの一後、SO
G膜を形成した後、窒化膜を形成する方法がある。(3) Another method of the present invention is that after etchback, SO
There is a method of forming a nitride film after forming a G film.
[実 施 例〕
第1図(a)〜第1図(C)、第2図(a) −第2図
(C)、第3図(a)〜第3図(c)に半導体装置の工
程毎の断面略図を示し、以下に本発明の詳細な説明する
。[Example] Figures 1(a) to 1(C), Figures 2(a) to 2(C), and Figures 3(a) to 3(c) show examples of semiconductor devices. The present invention will be described in detail below by showing schematic cross-sectional views of each step.
第1図(a)に示すように、単結晶シリコン基板11の
主面にリンガラス膜12を堆積し、この上にアルミニウ
ム合金からなる配線層13を形成した後、層間絶縁膜1
4をCVD法により形成する。As shown in FIG. 1(a), a phosphorus glass film 12 is deposited on the main surface of a single crystal silicon substrate 11, a wiring layer 13 made of an aluminum alloy is formed thereon, and then an interlayer insulating film 1
4 is formed by CVD method.
第1図(b)に示すように、異方性プラズマエツチング
法によって、層間絶縁膜14を途中までエツチング除去
する。As shown in FIG. 1(b), the interlayer insulating film 14 is etched away halfway by an anisotropic plasma etching method.
第1図(C)に示すよう:二その上にプラズマCV D
法により、表面保護膜として窒化!15を升三成する。As shown in Figure 1(C): Two plasma CVD
Nitriding as a surface protective film by the method! Make 15 squares.
本発明の方法によれば、深い溝を持ち、オーバーハング
気味に形成された層間絶縁膜を、異方性プラズマエツチ
ング法でエッチバックすると、凸部が速くエツチングさ
れ、深い溝もなくなり、オーバーハング部もなくなる。According to the method of the present invention, when an interlayer insulating film that has deep grooves and is formed with a slight overhang is etched back using an anisotropic plasma etching method, the convex portions are quickly etched, the deep grooves are eliminated, and the overhang is removed. The department will also disappear.
配線のサイドになだらかなサイドウオールが形成される
。その上に、表面保護膜として窒化膜を形成すると、段
差がなだらかになっているため、段差部でも充分、厚く
形成される。そのため、溝の隅での窒化膜へのピンホー
ルやマイクロクラックが入りにくくなる。A gentle sidewall is formed on the side of the wiring. If a nitride film is formed thereon as a surface protective film, the thickness will be sufficiently thick even at the stepped portions because the steps are gentle. Therefore, pinholes and microcracks are less likely to form in the nitride film at the corners of the groove.
第2の方法は、第2図(a)に示すように、単結晶シリ
コン基板21の主面にリンガラス膜22を堆積し、この
上にアルミニウム合金からなる配線層23を形成した後
、第一の層間絶縁ll124をC〜′D法により形成す
る。第2図(b)に示すように、異方性プラズマエツチ
ング法によって、第一の層間絶縁膜24を途中までエツ
チング除去する。In the second method, as shown in FIG. 2(a), a phosphorus glass film 22 is deposited on the main surface of a single crystal silicon substrate 21, a wiring layer 23 made of an aluminum alloy is formed thereon, and then a wiring layer 23 made of an aluminum alloy is formed. The first interlayer insulation 1124 is formed by the C-'D method. As shown in FIG. 2(b), the first interlayer insulating film 24 is partially etched away using an anisotropic plasma etching method.
第2図(C)に示すように、その上に第二の層間絶縁膜
25を形成した後、プラズマCVD法により表面保護膜
としての窒化膜26を形成する。As shown in FIG. 2C, after a second interlayer insulating film 25 is formed thereon, a nitride film 26 as a surface protection film is formed by plasma CVD.
第二の層間絶縁膜25を形成するのは、第一の層間絶縁
膜24でなだらかになった凹凸をさらになだらかにする
ためである。The reason for forming the second interlayer insulating film 25 is to further smooth out the unevenness that has been smoothed by the first interlayer insulating film 24.
第3の方法は、第3図(a)に示すように、単結晶シリ
コン基板31の主面にリンガラス膜32を堆積し、この
上にアルミニウム合金からなる配線層33を形成した後
、層間絶縁膜34をCVD法によって形成する。第3図
(b)に示すように、異方性プラズマエツチング法によ
って、層間絶縁膜34を途中までエツチング除去する。As shown in FIG. 3(a), the third method is to deposit a phosphorus glass film 32 on the main surface of a single crystal silicon substrate 31, form a wiring layer 33 made of an aluminum alloy thereon, and then apply an interlayer The insulating film 34 is formed by the CVD method. As shown in FIG. 3(b), the interlayer insulating film 34 is etched away halfway by anisotropic plasma etching.
第3図(C)に示すように、その上にSOG膜35をス
ピン塗布、焼成した後、プラズマCVD法により、表面
保護膜として窒化膜36を形成する。As shown in FIG. 3C, after spin-coating and baking an SOG film 35 thereon, a nitride film 36 is formed as a surface protection film by plasma CVD.
5OG135を用いるのは、眉間絶縁11i34でなだ
らかになった溝をさらにうめて、凹凸をさらに少なくす
るためである。The reason why 5OG135 is used is to further fill in the groove that has become smooth with the glabellar insulation 11i34 and further reduce unevenness.
[発明の効果]
以上のように、本発明によれば、微細化された配線及び
本発明の例では示さなかったが、多層配線構造によって
生じた凹凸形状を滑らかな表面形状とする事及び多層構
造の表面保護膜とする事により、窒化膜が極端に薄くな
る所もなく、ピンホールやマイクロクラックなどの発生
を防止し、耐湿性及び耐汚染性を向上する事ができた。[Effects of the Invention] As described above, according to the present invention, although not shown in the examples of fine wiring and the present invention, it is possible to smooth the uneven shape caused by the multilayer wiring structure and to By using it as a surface protective film for the structure, the nitride film does not become extremely thin in any place, preventing the occurrence of pinholes and microcracks, and improving moisture resistance and stain resistance.
第1図(a)〜第1図(C)、第2図(a)〜第2図(
c)及び第3図(a)〜第3図(c)は、本発明の方法
を製造工程で示した工程順の断面略図である。
第4図及び第5図は、従来例の半導体装置の構造断面略
図である。
i2)刀(1)
手2i”1(c)
第”)[1(α)
ネ 3 図(1))
箪3)辺CC)Figure 1(a) to Figure 1(C), Figure 2(a) to Figure 2(
c) and FIGS. 3(a) to 3(c) are schematic cross-sectional views showing the manufacturing process of the method of the present invention in the order of steps. 4 and 5 are schematic cross-sectional views of the structure of a conventional semiconductor device. i2) Sword (1) Hand 2i"1(c) th") [1(α) Ne 3 Figure (1)) Chest 3) Side CC)
Claims (4)
ション膜を形成してなる半導体装置の製造方法において
、 a)半導体基板上に、最上層となる前記金属配線を形成
する工程、 b)気相成長酸化膜を形成する工程、 c)異方性プラズマエッチング法にて、前記気相成長酸
化膜をエッチバックする工程、 d)プラズマ窒化膜を形成する工程、 とを具備する事を特徴とする半導体装置の製造方法。(1) A method for manufacturing a semiconductor device in which a passivation film is formed on a metal wiring layer such as an aluminum alloy, including: a) forming the metal wiring as the uppermost layer on a semiconductor substrate; b) vapor phase. c) etching back the vapor-grown oxide film using an anisotropic plasma etching method; and d) forming a plasma nitride film. A method for manufacturing a semiconductor device.
ガラス膜である事を特徴とする請求項1記載の半導体装
置の製造方法。(2) The method for manufacturing a semiconductor device according to claim 1, wherein the vapor-grown oxide film is a SiO_2 film or a phosphorous glass film.
シヨン膜を形成してなる半導体装置の製造方法において
、 a)半導体基板上に、最上層となる前記金属配線を形成
する工程、 b)第一の気相成長酸化膜を形成する工程、c)異方性
プラズマエッチング法にて、前記第一の気相成長酸化膜
をエッチバックする工程、d)第二の気相成長酸化膜を
形成する工程、e)プラズマ窒化膜を形成する工程、 とを具備する事を特徴とする半導体装置の製造方法。(3) A method for manufacturing a semiconductor device in which a passivation film is formed on a metal wiring layer such as an aluminum alloy, which includes: a) forming the metal wiring as the uppermost layer on a semiconductor substrate; b) a first step; c) etching back the first vapor grown oxide film using an anisotropic plasma etching method; d) forming a second vapor grown oxide film. A method for manufacturing a semiconductor device, comprising the steps of: e) forming a plasma nitride film.
ション膜を形成してなる半導体装置の製造方法において
、 a)半導体基板上に、最上層となる前記金属配線を形成
する工程、 b)気相成長酸化膜を形成する工程、 c)異方性プラズマエッチング法にて、前記気相成長酸
化膜をエッチバックする工程、 d)SOG(SPINONGLASSの略)膜を塗布形
成する工程、 e)プラズマ窒化膜を形成する工程、 とを具備する事を特徴とする半導体装置の製造方法。(4) A method for manufacturing a semiconductor device in which a passivation film is formed on a metal wiring layer such as an aluminum alloy, including: a) forming the metal wiring as the uppermost layer on a semiconductor substrate; b) vapor phase. a step of forming a grown oxide film; c) a step of etching back the vapor-grown oxide film using an anisotropic plasma etching method; d) a step of coating and forming an SOG (abbreviation of SPINONG LASS) film; e) plasma nitriding. A method for manufacturing a semiconductor device, comprising the steps of forming a film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22383790A JPH04106957A (en) | 1990-08-24 | 1990-08-24 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22383790A JPH04106957A (en) | 1990-08-24 | 1990-08-24 | Manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04106957A true JPH04106957A (en) | 1992-04-08 |
Family
ID=16804500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22383790A Pending JPH04106957A (en) | 1990-08-24 | 1990-08-24 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04106957A (en) |
-
1990
- 1990-08-24 JP JP22383790A patent/JPH04106957A/en active Pending
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